首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
发布
开通会员
开通黄金会员
全站资源约8折购买
部分内容免费阅读
VIP用户专属版块
开通黄金会员
开通钻石会员
全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导
开通钻石会员
开通会员 尊享会员权益
登录
注册
找回密码
首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
开通会员 尊享会员权益
登录
注册
找回密码
分享
FPGA CPLD
Xilinx-AMD
帖子 1.1W+
互动 380
关注 108
赛灵思是FPGA、可编程SoC及ACAP的发明者, 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持,可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
超级版主
发布
全部
最新发布
最新回复
热门
精华
xilinx_wiki
PDF文件-当我试图用Adobe AcROBAT查看它们时,PDF文件看起来是空白的。
xilinx_wiki
6年前发布
3
0
0
xilinx_wiki
2.1i FPGA编辑器- FATALHOLL错误:NCD:X4KCMLB.C:1158:1.1.2.2
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
导师- PLDYMEN2EDF导致“错误:一个实例在模型参考部分$ LCA/SPARTANXL/Vcc/部件接口VCC…18将军
xilinx_wiki
6年前发布
4
0
0
xilinx_wiki
导师-检查设计结果中的“错误:过时的引用;版本1的符号“GND”,或符号“VCC”
xilinx_wiki
6年前发布
3
0
0
xilinx_wiki
如何使用HDL属性在端口上配置I/O标准(IOStand属性)?(VHDL/Verilog)
xilinx_wiki
6年前发布
6
0
0
xilinx_wiki
4.1i ViTEX-MAP-“错误:BASMM:227 – LUT2符号”GY6919“(输出信号=NY8071)有一个等式。”
xilinx_wiki
6年前发布
3
0
0
xilinx_wiki
4.1i时序分析器/TrCE(跟踪)-无约束路径报告包含约束路径
xilinx_wiki
6年前发布
4
0
0
xilinx_wiki
3.1i FPGA编辑器-DO工具栏记住它们从一个调用到下一个调用的位置吗?
xilinx_wiki
6年前发布
4
0
0
xilinx_wiki
FPGA编辑器2.1i -延迟下降到1 ps的分辨率
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
2.1I COREGEN,4K,VIETEX:双通道NCO输出在Verilog行为仿真中是相同的
xilinx_wiki
6年前发布
3
0
0
xilinx_wiki
FPGAExpress:不能产生芯片-未知错误
xilinx_wiki
6年前发布
5
0
0
xilinx_wiki
模型(SE,PE)-我如何编译XILIXXCORILB(核心生成器)库?
xilinx_wiki
6年前发布
4
0
0
xilinx_wiki
LogiRo.-我如何生成一个verilog或VHDL翻译后(后NGDBuild)门级仿真网表从LogICORE网表?
xilinx_wiki
6年前发布
30
0
0
xilinx_wiki
2.1i CereGEN:动态常系数乘法器Verilog模型异步输出
xilinx_wiki
6年前发布
6
0
0
xilinx_wiki
PROM XC18V00 -重置极性用户可Program?
xilinx_wiki
6年前发布
4
0
0
xilinx_wiki
3×FPGAExpress-“错误:MPLIB:32 – LUT2符号”名称(输出信号= SigiNeX)有一个等式,它使用一个连接到一个裁剪信号的输入引脚
xilinx_wiki
6年前发布
5
0
0
xilinx_wiki
示意图-警告“NGDHELPER 312:未扩展类型的逻辑块U”字型。或ngdBube 76
xilinx_wiki
6年前发布
2
0
0
xilinx_wiki
如何使用SypLI化(VHDL或Verilog)将逻辑LOCL转换为特定CLB?
xilinx_wiki
6年前发布
4
0
0
xilinx_wiki
在HDL中使用LOC/RLOC逻辑(VHDL/Verilog)
xilinx_wiki
6年前发布
22
0
0
xilinx_wiki
FPGAExpress3 .x:无法在Windows NT中查看FESLW30.DLL
xilinx_wiki
6年前发布
4
0
0
xilinx_wiki
LogICORPCI-用户应用程序可以通过后端接口访问条形码(基地址寄存器)吗?
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
81i TrCE/时序分析器/约束-我可以通过IOB中的LD闩锁来约束路径(从:to)吗?(拉丁语Dayq)
xilinx_wiki
6年前发布
2
0
0
xilinx_wiki
2.1I COREGEN,CYIP3,二进制计数器:计数开始前的时钟潜伏期在行为模型中未建模
xilinx_wiki
6年前发布
7
0
0
xilinx_wiki
2.1I COREGEN:COREGEN中有单端口和双端口RAM模块的VIETEX版本吗?
xilinx_wiki
6年前发布
3
0
0
xilinx_wiki
基础4.2i示意图-当文件编辑器关闭时$file属性消失
xilinx_wiki
6年前发布
3
0
0
xilinx_wiki
2.1i COREGEN:CORELIX按钮在Coregen链接到CYIP1更新,而不是最新的IP版本
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
ViTeX配置-在串行配置期间切换/ CS和写入时的问题(完成不高)
xilinx_wiki
6年前发布
5
0
0
xilinx_wiki
2.1i COREGEN(仅日语版本):“错误:未找到GUI字段组件名”
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
2.1i CereGEN:4K常系数乘法器核心Verilog模型的不正确时延建模和竞争条件
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
CultRunsXPLA -飞利浦到Xilinx交叉参考顺序码和汇编位置
xilinx_wiki
6年前发布
2
0
0
上一页
1
…
266
267
268
269
270
…
367
下一页
跳转
108人已关注
分享
Xilinx-AMD
赛灵思是FPGA、可编程SoC及ACAP的发明者, 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持,可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
发布
关注
帖子
1.1W+
互动
380
阅读
22.4W+
搜索
开启精彩搜索
最新的帖子
在手机上浏览此页面
登录
没有账号?立即注册
邮箱
验证码
发送验证码
记住登录
账号密码登录
登录
用户名/手机号/邮箱
登录密码
记住登录
找回密码
|
免密登录
登录
注册
已有账号,立即登录
设置用户名
手机号或邮箱
验证码
发送验证码
设置密码
重复密码
注册
注册即表示同意
用户协议
、
隐私声明
欢迎光临!
ChipDebug入站需知
本站无广告也无付费项目,如发现帐号发垃圾帖或评论的一律封号!
ChipDebug是一个芯片开发调试分享网站
欢迎您的到来!如果您没有帐户请先点击下方按钮进行
注册
登录
注册
找回密码
积分规则