Xilinx-AMD FPGA 开发调试分享

首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具New

发布开通会员

黄金会员

全站资源约8折购买
部分内容免费阅读
VIP用户专属版块

开通黄金会员

钻石会员

全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导

开通钻石会员

简体中文
繁体中文
English
한국어
日本語
Français
Italiano
Deutsch
Русский

简体中文
繁体中文
English
한국어
日本語
Français
Italiano
Deutsch
Русский

首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具New

开通会员尊享会员权益

Xilinx-AMD-ChipDebug

Xilinx-AMD

帖子 1.1W+互动 479关注 143

赛灵思是FPGA、可编程SoC及ACAP的发明者，其高度灵活的可编程芯片由一系列先进的软件和工具提供支持，可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。

Xilinx-AMD-ChipDebug

超级版主发布

全部
最新发布
最新回复
热门
精华

等级-LV1-ChipDebug

7年前发布3581次阅读

XILINX FPGA供电电压详解（FPGA初学者系列1）

Artix7 FPGA的供电电压大致可以分为三个大的种类： FPGA逻辑电压、GTP高速串行收发器电压和XADC电压。FPGA逻辑电压包括内核电压...

XILINX FPGA供电电压详解（FPGA初学者系列1）-ChipDebug

XILINX FPGA供电电压详解（FPGA初学者系列1）-ChipDebug

XILINX FPGA供电电压详解（FPGA初学者系列1）-ChipDebug

+2

XILINX FPGA供电电压详解（FPGA初学者系列1）-ChipDebug

评分

等级-LV1-ChipDebug

3年前更新3486次阅读

vivado启动问题之launcher time out的解决办法

目录
一、前言
二、问题描述
三、问题分析

vivado启动问题之launcher time out的解决办法-ChipDebug

vivado启动问题之launcher time out的解决办法-ChipDebug

vivado启动问题之launcher time out的解决办法-ChipDebug

+2

vivado启动问题之launcher time out的解决办法-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新3130次阅读

XILINX FPGA软核MicroBlaze开发资料汇总分享

MicroBlaze所述的MicroBlaze是一个软微处理器核心设计用于赛灵思现场可编程门阵列（FPGA）。作为软核处理器，MicroBlaze完全在X...

XILINX FPGA软核MicroBlaze开发资料汇总分享-ChipDebug

XILINX FPGA软核MicroBlaze开发资料汇总分享-ChipDebug

XILINX FPGA软核MicroBlaze开发资料汇总分享-ChipDebug

+68

XILINX FPGA软核MicroBlaze开发资料汇总分享-ChipDebug

评分

等级-LV2-ChipDebug

4年前更新2865次阅读

Xilinx FPGA Vivado 降低扇出的又一个好方法

Vivado提供了多种方法来降低扇出。毕竟，高扇出网线带来的直接后果是大量的布线资源被占用，从而导致延迟过大，出现时序违例，甚...

Xilinx FPGA Vivado 降低扇出的又一个好方法-ChipDebug

Xilinx FPGA Vivado 降低扇出的又一个好方法-ChipDebug

Xilinx FPGA Vivado 降低扇出的又一个好方法-ChipDebug

评分

等级-LV2-ChipDebug

5年前发布2669次阅读

借助Vivado Block Design Container轻松实现Block复用

Vivado 2021.1版本的IPIntegrator增加了一个新的功能：BDC（Block Design Container）。简单地说，BDC提供了一种基于Block的层次...

借助Vivado Block Design Container轻松实现Block复用-ChipDebug

借助Vivado Block Design Container轻松实现Block复用-ChipDebug

借助Vivado Block Design Container轻松实现Block复用-ChipDebug

+1

借助Vivado Block Design Container轻松实现Block复用-ChipDebug

评分

等级-LV2-ChipDebug

4年前更新2603次阅读

MTBF，FIT和PPM转换

描述 FIT和MTBF通常用于表示SEU的故障率。 PPM也可以使用。他们之间有什么转换？解FIT和MTBF 1 FIT = 1失败/ 10 ^ 9器件小时（114，155年）。平均故障间隔时间（MTBF）表示器件在不失败的情况下运行的平均时间。例如，FIT（1489 FIT）和MTBF（？）之间的转...

评分

等级-LV4-ChipDebug

5年前发布2246次阅读

xilinx 三款Versal FPGA 有何区别？

在7nm工艺节点上，Xilinx推出了Versal系列芯片。与前一代16nm工艺芯片UltraScale Plus相比，在结构上有很大的变化，在性能上有显...

xilinx 三款Versal FPGA 有何区别？-ChipDebug

xilinx 三款Versal FPGA 有何区别？-ChipDebug

xilinx 三款Versal FPGA 有何区别？-ChipDebug

评分

等级-LV2-ChipDebug

8年前发布2188次阅读

理解DDR3写入均衡(Write Leveling)和读取均衡(Read Leveling)

评分

等级-LV2-ChipDebug

5年前发布1845次阅读

Vivado关于ILA Free running clock的问题

在下载bit文件以后，vivado有时候会出现明明添加了ILA核，并且ltx文件没有加载错误确不会显示任何相关信号的情况。往往还伴随这下面这一行警告：
Make sure the clock connected to the debug hub (dbg_hub) core is a free running clock and is active OR.
...

评分

等级-LV2-ChipDebug

5年前发布1803次阅读

xilinx Ultrascale FPGA的 STARTUPE3介绍

STARTUPE3用来选择Ultrascale系列设备中位于bank0的固定连接的信号。允许来连接外部的flash芯片。当flash只用于配置时，是可以不...

xilinx Ultrascale FPGA的 STARTUPE3介绍-ChipDebug

xilinx Ultrascale FPGA的 STARTUPE3介绍-ChipDebug

xilinx Ultrascale FPGA的 STARTUPE3介绍-ChipDebug

评分

等级-LV4-ChipDebug

4年前更新1676次阅读

XILINX FPGA vivado 2018.3及任意版本 license下载

任意版本实测可用，有效期到2037年，下载链接如下：

评分

等级-LV4-ChipDebug

5年前发布1670次阅读

xilinx FPGA 开发软件vivado中的时序约束文件的管理

无论是GUI方式输入约束还是手动脚本方式输入约束，最终都会生成约束脚本并且存放在后缀为.xdc（Xilinx Design Constraints）的文...

xilinx FPGA 开发软件vivado中的时序约束文件的管理-ChipDebug

xilinx FPGA 开发软件vivado中的时序约束文件的管理-ChipDebug

xilinx FPGA 开发软件vivado中的时序约束文件的管理-ChipDebug

+8

xilinx FPGA 开发软件vivado中的时序约束文件的管理-ChipDebug

-1

等级-LV2-ChipDebug

4年前更新1391次阅读

FPGA SDRAM读写测试教程分享

SDRAM是一种可以指定任意地址进行读写的存储器，它具有存储容量大，读写速度快的特点，同时价格也相对低廉。因此， SDRAM常作...

FPGA SDRAM读写测试教程分享-ChipDebug

FPGA SDRAM读写测试教程分享-ChipDebug

FPGA SDRAM读写测试教程分享-ChipDebug

+19

FPGA SDRAM读写测试教程分享-ChipDebug

评分

等级-LV2-ChipDebug

8年前发布1361次阅读

Vivado – route_design无法布线GT REFCLK连接

问题描述我使用多个千兆收发器的设计在'route_design'期间收到以下警告：不可连接的连接类型： —————————- 检查驱动器和负载的5跳内的所有可到达节点取消布线类型1：站点引脚未到达互连结构类型1：GTHE3_COMMON.MGTREFCLK0-> GTHE3_COMMON.COM0_...

评分

等级-LV2-ChipDebug

8年前发布1311次阅读

VIVADO IP流——如何更改IP核的名称而不改变任何设置？

描述有没有办法在不改变设置的情况下更改IP核的实例名？当我双击一个现有的IP时，这个IP的名字就变灰了。我怎么改变这个名字？解决方案由于生成的IP核目标文件将基于IP核名称而具有名称，因此更改IP核名称可能会导致链接问题。但是，如果IP核名称是唯一需要修...

评分

等级-LV2-ChipDebug

5年前发布1309次阅读

Vivado上电触发ILA的操作方法

上电触发特征可以通过在bit文件中配置ila核以达到设备刚上电就会触发ila核的效果。
具体的操作流程如下：
将要工程按照正常的vivado流程走一遍，直至实现bit文件。连接FPGA，将上一步生成的 bit文件烧写进去。在ila显示界面设置好触发条件，并输入如下命令将...

评分

等级-LV2-ChipDebug

8年前发布1179次阅读

ViVADO约束——我如何限制ViVADO中的差分时钟或数据对？

描述如何限制ViVADO中的差分时钟？我应该为每个端口（即P和N侧）创建一个时钟吗？如果我在P和N上创建一个时钟，会发生什么？此外，在输入延迟和输出延迟约束下，是否需要约束差分数据端口的P和N两个边？解决方案只有差分端口的P侧需要被约束。该工具将约束向...

评分

等级-LV2-ChipDebug

8年前发布1169次阅读

JTAG、BSDL——什么是BSDL，以及如何读取BSDL文件？

描述BSDL的由来是什么？BSDL是如何使用的，它是如何读取的？解决方案已经出现了几种数据格式，允许IEEE 1149.1成功并得到工具的良好支持。边界扫描描述语言（BSDL）就是其中之一。当前BSDL文件可供下载：HTTP://Spop.xILIX.COM/Sputp/SWiBSDL.HTM以下摘录自德...

评分

等级-LV2-ChipDebug

8年前发布1143次阅读

Vivado – 是否有方法从Vivado项目的文件中添加源文件列表？

描述在Vivado中，我可以使用文件列表（如filelist.f文件）添加源文件吗？解没有基于GUI的方法来执行此操作。一个简单的解决方案是使用文件列表和add_files命令创建一个Tcl文件。例如，创建一个名为filelist.tcl的文件，并具有以下行。 add_files -norecurs...

评分

等级-LV2-ChipDebug

8年前发布1130次阅读

Vivado IP流程 – [项目1-311]找不到文件'pathfilename.coe'，…

描述在下列情况下，我会收到类似下面的严重警告：我复制或移动了一个包含带有COE系数文件的IP内核的项目，并在与原始目录不同的目录中打开该项目当我将具有关联COE文件的IP核（XCI）文件导入项目时 [项目1-311]找不到文件'C：/../../../../../../ test / myd...

评分

等级-LV2-ChipDebug

8年前发布1068次阅读

7系列FPGA – LVDS_33，LVDS_25，LVDS_18，用于高范围（HR）和高性能（HP）I / O bank的LVDS输入和输出

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

8年前发布1060次阅读

Vivado – [Place 30-678]无法进行时钟区域分区

描述运行实现时，会看到来自place_design的以下错误：第2阶段全球安置错误：[地方30-678]无法进行时钟区域分区：将时钟源u_calif...

Vivado - [Place 30-678]无法进行时钟区域分区-ChipDebug

Vivado - [Place 30-678]无法进行时钟区域分区-ChipDebug

评分

等级-LV2-ChipDebug

5年前发布1059次阅读

xilinx FPGA GTH参考输入时钟的电平标准

今天看到PCIE的输入时钟的电平标准没有办法改变，这可能是因为PCIE的硬核的原因。而对于使用GTH同时又不是xilinx硬核的功能该如...

xilinx FPGA GTH参考输入时钟的电平标准-ChipDebug

xilinx FPGA GTH参考输入时钟的电平标准-ChipDebug

1

等级-LV2-ChipDebug

5年前发布1048次阅读

xilinx zynq FPGA 温度过高OT（Over Temperature），导致程序跑飞了

今天遇到了一个难得一见的问题。FPGA温度过高，导致程序跑飞了图片。
先说一下现象：程序在跑稳定性，但是每次跑到三分钟之后就...

xilinx zynq FPGA 温度过高OT（Over Temperature），导致程序跑飞了-ChipDebug

xilinx zynq FPGA 温度过高OT（Over Temperature），导致程序跑飞了-ChipDebug

xilinx zynq FPGA 温度过高OT（Over Temperature），导致程序跑飞了-ChipDebug

评分

等级-LV1-ChipDebug

4年前更新991次阅读

手把手Vivado全流程使用

详细见Xilinx官方文档：Vivado软件使用手册（UG893）。频率的意义，取决于对象架构，比如，arm 和 fpga，对主频要求是不一样的，...

手把手Vivado全流程使用-ChipDebug

手把手Vivado全流程使用-ChipDebug

手把手Vivado全流程使用-ChipDebug

+91

手把手Vivado全流程使用-ChipDebug

评分

等级-LV2-ChipDebug

6年前发布975次阅读

什么是奇偶校验位，如何计算，如何用Verilog实现

奇偶校验位是在一串二进制码的最后添加的一位，它使得整个二进制的1的个数为奇数或者偶数。因此奇偶校验分为两种，奇校验和偶校验。
计算校验位需要对二进制码中的1进行计数。如果**1的数量为奇数，并且使用偶校验，则校验位为1，使得整体1的个数为偶数。如果...

评分

等级-LV2-ChipDebug

4年前更新967次阅读

XILINX FPGA大位宽加法运算怎样实现才高效？

这里要求输入数据（两个加数) 的位宽至少大于48-bit，目标是充分利用DSP48的功能，实现高速设计（时钟频率至少400MHz) 。先来看...

XILINX FPGA大位宽加法运算怎样实现才高效？-ChipDebug

XILINX FPGA大位宽加法运算怎样实现才高效？-ChipDebug

XILINX FPGA大位宽加法运算怎样实现才高效？-ChipDebug

评分

等级-LV2-ChipDebug

5年前发布960次阅读

路径太长导致VIVADO报错及加快编译速度

vivado自己设置的工程目录本身比较深，而文件路径太深会导致某些奇怪的错误。这是windows系统本身的特性决定的，windows的路径名...

路径太长导致VIVADO报错及加快编译速度-ChipDebug

评分

等级-LV1-ChipDebug

6年前发布953次阅读

vivado功能仿真ERROR: [Common 17-39] ‘launch_simulation’ failed due to earlier errors.

Vivado Simulator 2017.4Copyright 1986-1999, 2001-2016 Xilinx, Inc. All Rights Reserved.Running: D:/Xilinx/Vivado/2017.4/bin/unwrapped/win64.o/xelab.exe -wto 513e6709b0884fc19e18577b87720c96 –incr –debug typical –relax –mt 2 -L xil_defau...

评分

等级-LV2-ChipDebug

5年前发布945次阅读

怎么使用 vivado中的 report_methodology?

eport_methodology用于检查当前设计是否遵守指定的设计方法学规则，同时生成相应的报告，列出所有的违规条目。Xilinx建议在综合...

怎么使用 vivado中的 report_methodology?-ChipDebug

怎么使用 vivado中的 report_methodology?-ChipDebug

怎么使用 vivado中的 report_methodology?-ChipDebug

怎么使用 vivado中的 report_methodology?-ChipDebug

评分

12 3…368 下一页跳转

143人已关注

Xilinx-AMD-ChipDebug

Xilinx-AMD

赛灵思是FPGA、可编程SoC及ACAP的发明者，其高度灵活的可编程芯片由一系列先进的软件和工具提供支持，可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。

帖子

1.1W+

互动

479

阅读

34W+

搜索

开启精彩搜索

最新的帖子

chipdebug是一个专业的芯片开发调试分享社区，这里是电子工程师分享开发资料，调试经验的社区。
合作、删帖请联系 admin@chipdebug.com
Copyright © 2022 · ChipDebug · 由 ChipDebug 强力驱动.

在手机上浏览此页面

登录

没有账号？立即注册

邮箱

验证码

记住登录账号密码登录

用户名/手机号/邮箱

登录密码

记住登录找回密码 | 免密登录

注册

已有账号，立即登录

本站需使用邀请码注册

部分邀请码还可获取丰厚奖励
获取邀请码请与客服联系

请填写邀请码

设置用户名

手机号或邮箱

验证码

设置密码

重复密码

注册即表示同意用户协议、隐私声明

欢迎光临！

ChipDebug入站需知

如发现帐号发垃圾帖或垃圾评论的一律封号！

ChipDebug是一个芯片开发调试分享网站
欢迎您的到来！如果您没有帐户请先点击下方按钮进行注册

登录注册找回密码积分规则