首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
发布
开通会员
开通黄金会员
全站资源约8折购买
部分内容免费阅读
VIP用户专属版块
开通黄金会员
开通钻石会员
全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导
开通钻石会员
开通会员 尊享会员权益
登录
注册
找回密码
首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
开通会员 尊享会员权益
登录
注册
找回密码
分享
FPGA CPLD
Xilinx-AMD
帖子 1.1W+
互动 380
关注 109
赛灵思是FPGA、可编程SoC及ACAP的发明者, 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持,可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
超级版主
发布
全部
最新发布
最新回复
热门
精华
xilinx_wiki
Vivado Synthesis是否支持非对称读/写端口宽度块RAM推理?
xilinx_wiki
6年前发布
17
0
0
xilinx_wiki
14.2 XPS Zynq时钟向导 – 无法修改UART时钟
xilinx_wiki
6年前发布
9
0
0
xilinx_wiki
14.2 EDK-如何修改EDK XST选项?
2
xilinx_wiki
6年前发布
13
0
0
xilinx_wiki
MIG 7系列v1.7.a – 仿真不适用于使用Vivado中的“Open IP Example Design”选项创建的设计
xilinx_wiki
6年前发布
50
0
0
xilinx_wiki
MIG 7 Series v1.7.a – 在调用实现或仿真脚本后,Windows上有时可能无法删除或重命名文件
xilinx_wiki
6年前发布
11
0
0
xilinx_wiki
LogiCORE IP视频缩放器v6.00.a / v7.00.a / v7.01.a / v8.0 / v8.1 – 为什么INTC_IF接口寄存器和引脚的行为不符合文档中的描述?
xilinx_wiki
6年前发布
6
0
0
xilinx_wiki
LogiCORE IP视频转换器v7.01.a – 为什么写入状态寄存器无法清除错误位?
xilinx_wiki
6年前发布
12
0
0
xilinx_wiki
LogiCORE Mutliplier Adder v2.0 – 当无符号A输入的输入小于或等于18且有符号B输入大于18时,为什么结果不正确?
xilinx_wiki
6年前发布
13
0
0
xilinx_wiki
LogiCORE IP DisplayPort v3.2 – 是否需要DCM或PLL才能为Spartan-6 FPGA GTP生成RXUSRCLK2?
xilinx_wiki
6年前发布
18
0
0
xilinx_wiki
Vivado综合 – Vivado Synthesis是否支持System Verilog接口的导入方法(SystemVerilog功能和任务)?
xilinx_wiki
6年前发布
76
0
0
xilinx_wiki
Vivado Synthesis是否支持READ_CORES选项?
xilinx_wiki
6年前发布
13
0
0
xilinx_wiki
Vivado综合 – Vivado Synthesis是否支持非常数(动态)范围表达?
xilinx_wiki
6年前发布
14
0
0
xilinx_wiki
Vivado Synthesis是否支持可重置存储器阵列?
xilinx_wiki
6年前发布
45
0
0
xilinx_wiki
Vivado Synthesis是否支持IEEE MATH_REAL和PROPOSED包库?
xilinx_wiki
6年前发布
23
0
0
xilinx_wiki
Vivado Synthesis默认支持LUT组合吗?
xilinx_wiki
6年前发布
27
0
0
xilinx_wiki
Vivado Synthesis是否默认支持FSM提取?
xilinx_wiki
6年前发布
17
0
0
xilinx_wiki
EDK – 如何远程连接到电路板进行调试?
xilinx_wiki
6年前发布
12
0
0
xilinx_wiki
Vivado Synthesis是否支持VHDL记录类型来建模内存并推断块RAM?
xilinx_wiki
6年前发布
9
0
0
xilinx_wiki
当块RAM内存中存在两个以上时钟推断HDL代码时,为什么Vivado Synthesis会生成“ERROR:[Synth 8-2914]不支持的RAM模板”?
xilinx_wiki
6年前发布
26
0
0
xilinx_wiki
Project Navigator – 可以使用新项目向导来选择第三方目标板吗?
1
xilinx_wiki
6年前发布
11
0
0
xilinx_wiki
使用Vivado综合工具执行自下而上综合的建议步骤是什么?
xilinx_wiki
6年前发布
42
0
0
xilinx_wiki
Zynq-7000 SoC – 如何处理未使用的MIO_VREF引脚?
xilinx_wiki
6年前发布
13
0
0
xilinx_wiki
Zynq-7000 SoC – MIO引脚是否提供终端?
xilinx_wiki
6年前发布
10
0
0
xilinx_wiki
MIG 7系列v1.7 QDRII + – 每字节写校准
1
xilinx_wiki
6年前发布
14
0
0
xilinx_wiki
Vivado 2012.2 – 从Vivado工具第二次启动时iMPACT崩溃
xilinx_wiki
6年前发布
28
0
0
xilinx_wiki
7系列 – 收发器 – RX_DFE_KL_CFG2设置不正确(UG476)
xilinx_wiki
6年前发布
17
0
0
xilinx_wiki
MIG 7系列RLDRAM II / 3 – 在example_top模块中user_addr分配不正确
xilinx_wiki
6年前发布
11
0
0
xilinx_wiki
LogiCORE IP视频转换器v7.01.a – 选择AXI4-Lite接口时,为什么水平收缩因子(HSF)和垂直收缩因子(VSF)寄存器为零?
xilinx_wiki
6年前发布
8
0
0
xilinx_wiki
Zynq-7000 SoC OS – 无法通过Linux访问自定义外设
xilinx_wiki
6年前发布
12
0
0
xilinx_wiki
14.2 EDK,AXI Ethenetlite v1.01.b – 缓冲区始终由IP实例化
xilinx_wiki
6年前发布
19
0
0
上一页
1
…
89
90
91
92
93
…
367
下一页
跳转
109人已关注
分享
Xilinx-AMD
赛灵思是FPGA、可编程SoC及ACAP的发明者, 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持,可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
发布
关注
帖子
1.1W+
互动
380
阅读
22.4W+
搜索
开启精彩搜索
最新的帖子
在手机上浏览此页面
登录
没有账号?立即注册
邮箱
验证码
发送验证码
记住登录
账号密码登录
登录
用户名/手机号/邮箱
登录密码
记住登录
找回密码
|
免密登录
登录
注册
已有账号,立即登录
设置用户名
手机号或邮箱
验证码
发送验证码
设置密码
重复密码
注册
注册即表示同意
用户协议
、
隐私声明
欢迎光临!
ChipDebug入站需知
本站无广告也无付费项目,如发现帐号发垃圾帖或评论的一律封号!
ChipDebug是一个芯片开发调试分享网站
欢迎您的到来!如果您没有帐户请先点击下方按钮进行
注册
登录
注册
找回密码
积分规则