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赛灵思是FPGA、可编程SoC及ACAP的发明者, 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持,可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
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Zynq-7000 SoC,GigE – 控制器接收的单播和广播暂停帧未被过滤掉
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Zynq-7000 SoC,GigE – 退避时间比标准要求更具侵略性
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Zynq-7000 SoC,GigE – 允许最多1536个字节的VLAN标记
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Zynq-7000 SoC,GigE – 当生成大量接收资源错误时,可能会发生接收路径锁定
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Zynq-7000 SoC,Boot Sys – 重置原因机制不使用slcr.REBOOT_STATUS寄存器
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Zynq-7000 SoC,APU – 数据缓存维护操作中止,然后是ISB,中间没有任何DSB,可能会导致死锁
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Zynq-7000 SoC,APU – 带有DMB指令的短循环可能导致试图执行CP15广播操作的另一个处理器上的拒绝服务
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Zynq-7000 SoC,APU – 禁用MMU的推测性指令提取可能不符合架构要求
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Zynq-7000 SoC,APU – 对Uncacheable,可共享正常内存区域的写入请求可能会执行两次,可能导致软件同步问题
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Zynq-7000 SoC,APU – 更新转换条目以移动页面映射可能会错误地导致意外的转换错误
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Zynq-7000 SoC,APU – CPU性能监视器事件0x0A可能是LDM PC ^指令的两倍
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IBERT – EyeScan不支持7系列GTH(GES芯片)中的20和40位RX内部数据宽度
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EDK 14.2 Zynq-7000 FSBL – 设置axi端口(特别是HP端口)后,InitPcap功能重置HP端口上的设置
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Artix-7 FPGA通用工程样本(GES) – 已知问题主答复记录
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2013.4许可 – 如果许可证在与Vivado或PlanAhead浮动许可证不同的服务器上提供,则找不到IP核浮动许可证
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Virtex-7 2000T通用ES – 已知问题主答复记录
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Virtex-7 1140T初始ES和通用ES – 已知问题主答复记录
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Vivado综合 – 警告:[Synth 8-1824]在订购时找到文件.vhd的循环依赖关系
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时钟向导v4.3 – 发行说明和已知问题
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MIG 7系列 – 使用Synplify与使用I / O低功耗特性的MIG设计时的行为不正确
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Vivado HLS – 使用Synplify,XST,Vivado或其他RTL综合工具实现Vivado HLS生成的RTL文件
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使用Synplify作为综合工具时,MIG 7系列DDR3 / DDR2 – DQS_AUTO_RECAL参数会导致错误
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MIG 7系列DDR3 / DDR2 – 使用2:1内核时,在PRBS读取均衡阶段校准失败
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MIG 7系列DDR3 / DDR2 – 由于DQS参数,Synplify失败
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MIG 7系列DDR3 / DDR2 – 将流程发生器设置为使用vio_data_mode_value上的PHY_CALIB数据模式无法正常工作。
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14.2 Kintex-7路由 – 保持路由器引入了小的设置违规
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14.3 ChipScope,Vivado – 当实现/综合运行重置选择时由用户设置的BSCAN通道
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MIG 7系列DDR3 – 在400 MHz或400 MHz以下运行时,校准过程中会出现tRFC和tRAS仿真错误
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MIG 7系列DDR3 – 48位设计无法容纳两个HP库
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MIG Virtex-6 v3.92 DDR3 – 使用VHDL生成的设计时,示例设计可能会失败
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