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Lattice-莱迪斯-ChipDebug

Lattice-莱迪斯

帖子 1894互动 1088关注 37

莱迪思半导体公司是美国的一家半导体公司，专门从事低功耗，现场可编程门阵列的设计和制造。

Lattice-莱迪斯-ChipDebug

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8年前发布22次阅读

在执行MICO32的片上部署时，最重要的要点是什么？

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8年前发布24次阅读

特定设备允许的最大下冲/过冲电压是多少？

在小于20纳秒的持续时间内允许（2）V到（ViHMax + 2）V的下冲和过冲。这适用于以下器件系列：ECP2、ECP3、ECP5、MachXO、MaMxO2、MaMxO3。有关更多信息，请参阅相应设备的数据表中的绝对最大额定值部分。

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8年前发布25次阅读

如何将POWR6AT6配平DAC控制连接到模数转换器（ADC）？

每个POWR6AT6微调DAC输出的控制逻辑被自动地连接到模数转换器（ADC）和相应的电压监视器（VMON）输入。这是这样做的，即施加到VMON1的电压由ADC转换，并且在闭环时用于调节Trim-DAC1。调整模式的延迟是通过双击PAC设计器中的控制逻辑块并在全局裁剪设置对话框...

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8年前发布28次阅读

网格是否提供了第三方供应商的数据表，其设备已被应用于点阵开发或评估板上？

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8年前发布40次阅读

如何通过Power Manager II的HVOUT控制MOSFET的压摆率？

控制功率MOSFET栅极导通的动态是复杂的。应用说明
使用HVOUT模拟器实用程序估算MOSFET斜坡时间 - AN6070
描述了如何使用内置的模拟器
PAC-Designer中

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8年前发布21次阅读

是否有可调节偏置的时钟器件由I2C控制？

是的，ispClock5400D系列通过I2C提供器件的完全重新配置，包括输出相位和时间偏移。 I2C也可用于修改PLL并改变输出频率。有关详细信息，请参阅
ispClock5400D数据表 - DS1025
。。

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8年前发布29次阅读

ECP5U的订购许可证是否支持Active-HDL高级功能？

Active-HDL莱迪思版具有Lattice Web许可证的大小限制。限制如下：
Active-HDL线路限制：30K行水印代码和5K行非水印代码。
实例限制：水印代码中的2000个实例和非水印代码中的500个实例。
水印代码是莱迪思仿真库的一部分，它不是用户代码。因此，水印代码的限...

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8年前发布32次阅读

在第三方仿真工具中是否支持ICE40仿真，如Cadence精锐企业模拟器？

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8年前发布26次阅读

ICE40器件的用户I/O引脚上拉电阻的推荐值是多少？

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8年前发布49次阅读

MACHXO2-PLL支持扩频输入吗？

关于特性的数据SSC支持MACHXO2不可用.PLL可以跟踪慢移动的输入频率，但是它需要由客户测试。锁相环的环路带宽频率马氏体大约是900千赫。对于典型SSC时钟，调制频率约为30 kHz～50 kHz。所以，马氏体可以容忍SSC参考时钟并保持同步。

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8年前发布30次阅读

我们对iCE40设备有推荐的LDO吗？

我们没有任何具体推荐的LDO。 iCE40器件的VCC容差为5％。。在-40℃至+ 85℃温度范围内容易找到容差在5％以内的调节器。

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8年前发布44次阅读

Sii7033能支持USB3.0 OTG吗？

是的，Sii7033可以支持USB3.0 OTG.Brief解释：\ r \ n Sii7033是USB3.0信号的模拟无源开关（因此模仿\ r \ n跟踪），具有USB TypeC供电和配置通道物理层。。\ r \ n现在，为了支持OTG，有两件事情要发生：1）主机\ /设备\ /集线器或任何其他主要USB3.0端点需...

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8年前发布21次阅读

什么会导致格点（地点和路线）“错误代码：5”在格子菱形？

在晶格金刚石中，“错误代码：5”可能因为以下原因而发生：如果项目名称中有空格。如果项目文件夹路径过长。尝试将项目文件夹路径保持为最小值。如果晶格金刚石项目的LPF（逻辑优先文件）文件中存在约束的问题。检查LPF文件中的所有约束是否正确。如果在设备...

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8年前发布3次阅读

为什么格子-钻石3.5在产生EPC3 FPGA的PCS（物理编码子层）IP时给出以下错误信息？错误信息：-“如果TX ReFLK源和RX参考时钟源都是外部的，那么RX参考时钟速率必须与TX参考时钟速率相同”。

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8年前发布32次阅读

Vital Glitch警告的含义是什么？当我得到它时我应该担心吗？

在布局和布线（PAR）之后的时序仿真期间会生成此类警告。由于两个或多个输入信号到逻辑门的传播延迟不同，触发警告。
例如，考虑具有输入A，B和输出C的两个输入AND门。到AND门的输入信号通过PLD结构中的不同长度的迹线路由，导致这两个信号之间的不同传播延迟...

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8年前发布12次阅读

什么是最大的IO引脚电流（对于常规引脚，而不是LED引脚）ICE40超FPGA？

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8年前发布28次阅读

如何使用明晰设计器生成PCIe核时修改耦合和终止？

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8年前发布7次阅读

SiI3132可以用于异步PCIe吗？

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8年前发布32次阅读

我的系统需要产生几个时钟信号输出的最小抖动。如何提高时钟输出的抖动值？

按照这些建议生成几个具有最小抖动的时钟信号输出：使用PLL和由边沿时钟计时的ODR。使用较少抖动的时钟源。使用专用时钟输入路由引脚分配时钟到设备。避免任何本地路由。使用I/O寄存器的输出，这应该提高抖动规格。在输出引脚周围有虚拟/伪接地以隔离信号。

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8年前发布23次阅读

在Windows和Linux操作系统中与Lattice Diamond节点锁定许可证相关的最常见问题是什么？如果您收到“未找到许可证（错误代码-1）”错误，应采取哪些纠正措施？对于Windows For Linux

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8年前发布26次阅读

如何检查设计是否使用ECP3 FPGA的SeldS硬物理编码子层（PCS）内的时钟容差电路（CTC）？

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8年前发布70次阅读

如何在ispLEVER中设置我最喜欢的合成，模拟和编辑器？

ispLEVER工具随Synopsys的Synplify Pro综合工具（Lattice Device版本）和Aldec的Active-HDL（莱迪思版）仿真环境一起提供。这些工具仅支持莱迪思器件的开发。 ispLEVER还附带了自己的编辑环境，称为文本编辑器。
除了这些捆绑工具，ispLEVER还支持其他综合和...

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8年前发布31次阅读

MachXO2或MachXO3器件中的NC引脚是否与芯片内部结合？

不，MachXO2和MachXO3器件中的NC引脚没有内部连接到芯片。因此，在这些器件中，NC引脚可以悬空，或者可以连接到VCC或地。

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8年前发布17次阅读

ICE40UT没有GNDPLL引脚，还是建议使用正常的GND连接在VCPCLPLL上使用一个过滤器？

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8年前发布15次阅读

1。有没有办法迫使PIN进入下拉模式而不是使用ICECUB2工具的ICE40设备的上拉？2。在ICE40设备中有没有一种方法将输入引脚转换成高Z？

ICE40引脚只有一个可编程的拉，而不是下拉。因此，默认的下拉设置在ICECUBE2工具中不可用。用户可以通过ICEUBE2工具中的约束编辑器来启动拔出，并在外部连接设备上的下拉。\R\NPIN输入三态不受ICE40IO的支持。仅支持PIN输出三态。

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8年前发布21次阅读

MachXO3L / MachXO3LF器件是否支持混合电压输入？

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8年前发布57次阅读

如何找到Lattice FPGA器件的JTAG ID？

Lattice FPGA器件的JTAGID可以在* .xdf文件中找到，该文件位于位置（基于安装路径） -
C：\ LSCC \钻石\ 3.9_x64 \ DATA \ vmdata \数据库\ xpga
用户可以打开相应的设备文件夹，并在* .xdf文件中搜索关联设备包的JTAGID。
例如 -

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8年前发布12次阅读

哪里可以下载Silicon Image存储控制器和处理器的最新驱动程序和BIOS更新？

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8年前发布10次阅读

我找不到我的Silicon Image控制器的64位Windows驱动程序？他们在哪？。我也有一个旧的Silicon Image产品，但我没有看到它列出。。我在哪里可以找到更多信息？

Windows驱动程序可从Sil 0680A，Sil 3x12，Sil 3114，Sil 3124和Sil 3132控制器的支持页面下载。 WHQL认证版本也可以安装在连接Internet的Windows PC上，方法是使用驱动程序更新和安装向导中的选项在Internet（即Microsoft的服务器）中搜索徽标驱动程序。
某...

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8年前发布19次阅读

我应该将哪个驱动程序和/或BIOS用于Silicon Image控制器部件号？

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