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Lattice-莱迪斯-ChipDebug

Lattice-莱迪斯

帖子 1894互动 1088关注 37

莱迪思半导体公司是美国的一家半导体公司，专门从事低功耗，现场可编程门阵列的设计和制造。

Lattice-莱迪斯-ChipDebug

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8年前发布20次阅读

WB*CTiI i信号在格子PCI Express Dead Dead DMA演示设计中的用法是什么？

WBJCTIAI是一个WISHOBE用户定义的信号，用于将周期标记为单个或突发访问。在格子PCI Express Dead Demand DMA设计中，信号由SGDMA IP（WiSbWin Master）驱动。

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等级-LV1-ChipDebug

8年前发布35次阅读

为什么在PAC-Designer中编译时会生成错误“无法找到有效的JED文件”？

Platform Manager的设计策略之一是将混合信号部分的PAC-Designer软件和Lattice Diamond软件用于设计的数字部分。可以通过选择“FPGA环境...”设置中提供的“PAC-Designer和Diamond”来选择。
在版本1.2以上的Lattice Diamond软件中，目录结构已更改为将项目文...

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8年前发布10次阅读

在使用Pac软件的平台管理器设计中，我能导入多少个HDL子模块？

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8年前发布11次阅读

ORCAstra可以从脚本窗口或可视窗口访问和操作文件中的数据吗？

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8年前发布36次阅读

ispVM Embedded是否支持XP2的TAG内存操作？

TAG内存只不过是可用于用户功能的闪存单元。格子技术说明
LatticeXP2从设备SPI端口用户指南 - TN1213
提供有关如何访问TAG内存的更多信息。
ispVM系统允许通过JTAG读取，擦除和编程LatticeXP2 TAG存储器，与其他配置单元分开，而不会影响这些单元。。这可以在...

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8年前发布38次阅读

我有75个5V输入到一个ISPMACH4000设备。在LVTTL或LVTTLL5V之间应该使用哪种I/O类型？

两个5V支持选项，“PCII5V”和“LVTTLL5V”被添加到ISPMACH 4000设备家族的支持I/O类型约束列表中。由于LVTTL I/O类型的最大VIH是3.6V，所以您必须使用LVTTLL5V I/O类型来支持5V输入。您可以通过约束编辑器将这些选项分配给输入引脚，以实现PCI和LVTTL I/O标...

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8年前发布15次阅读

POWR1220AT8可用于监控负电压吗？

是的，POWR1220AT8器件可以通过增加一些简单的外部电路来监控负电压。
POWR1220AT8器件的输入可接受0至6 V的信号，无需添加外部电路。
为了监控负电压，我建议您查看AN6051，它介绍了使用外部元件将负电压连接到VMON输入的几种技术。 AN6051，使用Power Manag...

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8年前发布35次阅读

加电后寄存器的初始逻辑电平是多少？

我们将考虑两种情况：（1）在设备上电时，控制（复位、设置）和时钟信号是有效的；（2）控制和时钟信号在上电时处于活动状态。在第一种情况下，寄存器的输出将由驱动控制的逻辑和信号中的数据来确定。在第二种情况下，内部产生的功率重置（POR）保持所有寄存...

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8年前发布17次阅读

为什么Fitter报告显示一些触发器作为TFF而其他作为DFF用于我的设计？

PAC-Designer中的Fitter可以在设计中使用D型触发器或T型触发器，并且通常可以使用哪种最适合应用。无论设计中使用哪种类型的触发器，设计都能正常工作。允许软件选择使用哪种类型的触发器通常会产生最有效的设计实现。
PAC-Designer中有一个设置，允许用户控...

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8年前发布23次阅读

POWR1220AT8器件可承受多少SDA引脚下冲而不会造成损坏？

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8年前发布146次阅读

使用命令行，是否有命令直接将.JED转换为.VME？

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8年前发布50次阅读

是否可以确定ispVME数据文件执行的功能？

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8年前发布25次阅读

我如何确定LATECECP3 DCS细胞从地点和路线追踪报告中的延迟？

DCS（动态时钟选择）元件只驱动主时钟网络。这就是为什么DCS信元延迟在一个位置和路由跟踪报告中没有被自己呈现的原因。跟踪报告将显示通过DCS单元的0延迟。相反，DCS和主时钟网络延迟的总和集中在跟踪报告中的DCS输出时钟网络延迟中。下面是跟踪报告的示例，...

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8年前发布13次阅读

格子XAUI PCS解决方案只允许以太网帧大小介于64×1518字节之间，如IEEE 802.3AE中指定的那样吗？

对于格子XaUI PCS核心而言，以太网帧大小没有限制（柔性芯板和XAUI PCS IP核对于LaTeCeCp2m而言。XAUI PCS核心将允许传输和接收任何帧大小，包括巨型帧。监控帧大小和过滤短帧和超帧是MAC层的功能。另一方面，点阵XAUI PCS核心基于基准时钟频率为312.5 MHz±1...

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8年前发布10次阅读

当VCCD/VCCA不可用并且提供VCCIP时，开路漏极和HVOUT输出是否已定义状态？

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8年前发布19次阅读

LatticeECP3数据表显示LVDS（低压差分信号）输出缓冲器可以在612MHz运行，我可以在DDR（双倍数据速率）接口上实现这个速度吗？

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8年前发布15次阅读

并行执行多个布局布线（PAR）作业时，一次可执行的最大数量是多少？

使用多任务节点列表选项控制在Lattice Diamond中并行运行多个PAR作业。每个PAR作业必须在单独的CPU核心上运行。节点列表文件包含“CORENUM”设置，允许用户定义给定节点上可用的CPU核心数。 Lattice Diamond软件为单个实现支持最多32个并行PAR作业。
如果...

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8年前发布28次阅读

我应该将哪种IBIS模型用于MachXO JTAG信号引脚？

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8年前发布12次阅读

哪些型号的IbIS应该用于MaxxO2-JTAG信号引脚？

对于JTAG输入引脚，使用LVCMOS输入模型与银行0 VCCIO，并选择模型有：TCK：总线管理员=没有公共汽车司机=拉起公共汽车司机=拉起对于JTAG输出引脚（TDO），使用LVCMOS输出类型，Bank 0 VCCIO是VccJ值，具有慢摆设置和上拉。设置输出电流设置如下：VCJJ＝3.3V，...

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8年前发布16次阅读

如何选择两个最大值为0.4V或0.2V的文件在LATECIECP3设备数据表SISI/O单端直流电特性中记录？

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8年前发布14次阅读

我们看到在LATECIECP3设备中，多个IO逻辑元件的主时钟延迟是相同的，这是正确的吗？

是的，在LATECIECP3中的大多数IOL的主时钟树是平衡的，因此你看到延迟几乎是相同的。唯一的不同，你会看到的是在主时钟树延迟SeDes引脚或IOL引脚在EBR行结束。主时钟树延迟到其余的IOL都是平衡的，所以将是相同的。

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8年前发布35次阅读

为什么单击“应用”而不是“另存为”时，“设备信息”窗口中的“扩展选项”中的I / O向量编辑器不会生成I / O向量文件（* .iov文件）？

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8年前发布18次阅读

当锁相环相移很大时，如何获得合理的I/O时序报告？

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8年前发布24次阅读

POWR1220AT8 JTAG TDO引脚的缓冲器类型是什么？该引脚的上拉电阻应该连接到什么电压？

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8年前发布14次阅读

为什么当一个ISPAC-CLK56XX设备改变歪斜设置从细到粗时，延迟时间单位变化不？

当改变精细/粗偏斜设置时，不改变延迟时间单元是PAC设计器中的正常行为。它发生是因为当切换偏转模式时，在VCO输出处插入或移除“di-2-2”。从精细模式到粗模式将VCO频率加倍。这使得歪斜设置和输出频率相同。然而，在许多情况下，它会将VCO频率提高到一个非...

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8年前发布23次阅读

尽管自动保持时间校正设置为“开”，为什么布局布线工具无法修复设计中的违规？

如果设计中的违规次数多于设定限制（默认为250），则该工具将禁用保持时间校正。 automake.log文件生成类似于以下的警告：
警告 - 参数：将跳过保持时间优化过程，因为设计当前有500次保持时间违规，超出限制（默认值为250）。要更改默认值，请阅读在线帮助。...

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8年前发布54次阅读

有没有办法使用部署工具使用批处理或脚本生成SED和SEA文件？

部署工具允许使用以下命令从命令行生成SEA和SED文件：
cd＆lt; diamond_installtion_path＆gt; / bin / nt64
ddtcmd -oft -sspi -if＆lt; xcf file＆gt; -ofa＆lt; path for .sea＆gt; -ofd＆lt; .sed＆gt;的路径
。有关此内容的更多信息，请参阅Lattice Diam...

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8年前发布20次阅读

我们可以使用LatticeECP3器件的输入缓冲器来接收LVPECL33信号吗？

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8年前发布17次阅读

我应该在VCC铁芯电压源上加一个铁氧体磁珠吗？

不，你不需要在你的VCC调节器输出和FPGA上的VCC引脚之间添加一个铁氧体珠。不添加铁氧体磁珠有两个原因，一是VCC引脚不易受电源噪声影响，所以不需要铁氧体磁珠。在VCC连接中不添加铁氧体磁珠的第二个原因是，随着VCC所需的电流的快速变化，铁氧体磁珠可能允...

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8年前发布42次阅读

为什么ISPLEVER在版本8.2发布后LATTICE冻结会发生？

DIAMOND是下一代FPGA的设计环境。DIAMOND利用ISPLIVEN所使用的引擎，并提供流量控制和GUI更适合格的战略目标，以提供创新的流量目标低功耗和成本敏感的FPGA应用。通过把精力集中在这个新的平台上，我们将能够达到规模经济，我们需要让我们对新的市场需求和机...

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