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Lattice-莱迪斯-ChipDebug

Lattice-莱迪斯

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莱迪思半导体公司是美国的一家半导体公司，专门从事低功耗，现场可编程门阵列的设计和制造。

Lattice-莱迪斯-ChipDebug

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8年前发布22次阅读

如果显示文件处于活动状态和没有显示文件，如何保持时钟网名不变？

在合成期间，Synplify可以并且将会更改网络名称以防止edif文件中的争用。将Reveal添加到项目时，将更改RTL代码以添加Reveal实例。。这可以改变设计的层次结构和结构而不改变其功能。。当进行任何更改时，也无法保证Synplify不会在综合期间更改网络名称。。没...

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8年前发布16次阅读

从ispLEVER运行Active HDL时，如何修复库不兼容错误？

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8年前发布18次阅读

为什么我不能在PAC Designer中查看仿真波形窗口？

首先，请确保您的设计被成功地编译和安装。然后检查项目路径/文件（.PAC）名称。PACDesigner软件中的命名约定不支持其路径名或文件名中的空格。这是因为PAC设计器与遗留工具集成在一起，并且这些工具不允许文件名中的空格。因此，请删除您的PAC项目中的任何空...

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8年前发布19次阅读

如何使用PAC-Designer中的I2C实用程序更改ISPPAC1014A器件的I2C地址？

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8年前发布73次阅读

为什么我在LatticeMico System Builder（MSB）软件部署工具对话框中看不到部署图标？

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8年前发布39次阅读

基于莱迪思SERDES的FPGA具有两个用于SERDES的参考时钟源。 SERDES的专用时钟输入源和FPGA参考时钟源之间是否有任何差异？

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8年前发布5次阅读

我想使用一个格子MaxxO I/O库的输出来控制板上的电源到其余的VCCIO库。这是可能的假设，我将第一次启动的MaxxO2只使用VCC核心和一个VCCIO银行？

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8年前发布23次阅读

当LATICEFPGA PLL输入时钟是扩频时钟（SSC）时，是通过PLL实现SSC通过还是通过PLL滤波？

由于锁相环的调制频率远低于锁相环的带宽（2-4 MHz），所以锁相环通过SSC输入到输出。这个答案仅适用于工业标准扩频时钟，调制速率在30kHz～33 kHz之间，调制频率范围为0～0.5%。γ

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8年前发布42次阅读

ispVM编程链支持的最大设备数是多少？

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8年前发布11次阅读

在低延迟CPRI（公共公共无线电接口）IP（知识产权）核心中使用的PCS（物理编码子层）中的FIFO桥吗？

LATECIECP3支持CPRI（公共公共无线电接口）低延时模式操作，绕过SerDe/PC中的FIFO桥。条件是，操作在全同步模式下，数据由同一系统时钟从SERDES / PCS切换到FPGA织物。为了最小化延迟变化因素，PCS中的FIFO桥被绕过，使得系统中的PCS和FPGA织物之间有固定的时...

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8年前发布19次阅读

如何使用莱迪思下载电缆编写自己的编程实用程序？

莱迪思的ispVM系统和Diamond Programmer工具使用的编程接口是专有的，不能用于开发自定义编程应用程序。
实现未来技术设备国际（FTDI）FT2232（D / H）部件的莱迪思评估板使用专有但有文档的编程接口。您可以使用FTDI FT2232（D / H）的驱动程序，源代码和示...

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8年前发布16次阅读

如何重新设置电源管理器设备上的I2C接口？

没有必要明确地重置电源管理器II的I2C接口。因为这个产品族中的I2C接口是从设备，它总是对由I2C主机产生的SCL和SDA控制信号作出响应。例如，如果外部I2C主机正在读DA。TA从一个ISPAC-POWR1220（一个后者控制SDA）的情况下返回，并且必须在事务结束之前终止事...

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8年前发布17次阅读

当DLL的延迟控制总线（DCNTL）输出在锁存器DLL松动时会发生什么？

对于网闸设备，当DLL丢失锁时，将开始对锁的查找。为了不引起故障，DLL被设计为DNCNTL将逐步降低延迟输出并最终达到零延迟的方式。如果它继续处于解锁状态，意味着它仍然找不到锁，则延迟输出将从零开始并再次上升以增加延迟并重复搜索过程直到它最终找到锁为...

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8年前发布22次阅读

对于漏极开路输出，可以预期多少漏电流？

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8年前发布11次阅读

我在约束文件（LPF）中给出了时钟约束，那么为什么我在合成中得到一个警告，即时钟不受约束？

SypPrimePro合成工具不使用约束文件中提供的约束。约束文件中提供的约束将在映射过程中应用。可以忽略合成工具所显示的警告。

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8年前发布21次阅读

如何在ispPAC-POWR1220AT8器件中创建10秒定时器？

背景：
ispPAC-POWR1220AT8器件中的最大定时器设置为1966.08 ms。如果您想使用更长的计时器，则必须创建一个计数器来累积计时器脉冲并使用计数器输出来指示时间顺序。
要创建10秒定时器，可以将定时器设置为1966 ms，然后累加5个定时器脉冲以接近10秒定时器。...

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8年前发布28次阅读

为什么D FILP触发器节点被分配给IO引脚，导致我的ISPGAL设计不适合。

格子ISPGAL器件在OLMC（输出逻辑宏单元）块中具有FIPP触发器。如果你的设计使用了一个寄存器，那么你必须在你的设计方法中规划它，因为这个节点将使用一个OLMC块，从而与它相关联的IO。如果没有空闲的IOS可用，那么您的设计将不适合于所选设备，并且您必须迁...

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8年前发布14次阅读

CAT-6电缆的推荐电缆长度是多少，可与LatticeECP3 SERDES（串行器/解串器）一起使用，以3.125Gbps的最大速度发送和接收数据？

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8年前发布34次阅读

运行PAC-Designer时，错误消息“应用程序无法启动，因为应用程序配置不正确”。重新安装应用程序可能会解决这个问题“是什么意思？

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8年前发布21次阅读

PAC-Designer I2C实用程序是否可与Lattice USB Download电缆配合使用？

使用WindowsXP操作系统时，POWR1220AT8设备的PAC-Designer I2C实用程序将与Lattice USB Download电缆配合使用。目前它不适用于Windows7操作系统。
创建此实用程序是为了使用户可以连接到POWR1228AT8评估板上的特殊连接器，并通过I2C连接与器件通信。在该电路...

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8年前发布21次阅读

如何为GAL设备分配设备引脚？

该
设计规划师
（或者
约束/偏好编辑器

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8年前发布24次阅读

为什么我的计时报告显示一个负边沿时钟被使用，但我没有使用一个在我的设计？

如果你的设计有一个状态机，并且在你的状态机设计代码中使用了“简化编码指令安全”，则可以将负边缘时钟添加到设计中。安全属性将添加逻辑，使得如果状态机应该达到无效状态，它将被迫重新运行。当SypI化工具检测到一个无效状态时，它将实例化两个寄存器：状...

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8年前发布47次阅读

Synplify中的SAFE属性是什么？

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8年前发布21次阅读

在主动HDL中这个警告的含义是什么：警告：DGGEGNE0523：该源是在没有-dBG开关的情况下编译的。行断点、代码覆盖和断言调试将不可用。

这是一个普通警告，它是在不使用代码覆盖率时生成的，而在ALDEC活动HDL中用最小开关模拟设计。在正常的RTL模拟中，你不需要调试开关，这个警告不会影响你的模拟。更多细节：在ALDEC命令窗口中输入这个命令：帮助ASIM。

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8年前发布15次阅读

当在双引导配置模式下使用MaxxO2设备时，“金色”比特流映像（.bit文件）应该存储在外部从SPI设备中的哪个地址？

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8年前发布26次阅读

我使用通用的8B10B协议和LATECIECP3设备。有16位字对齐Verilog代码的例子吗？如果不是，有没有办法在格子菱形软件工具中生成代码？

格子没有示例16位字对齐码。建议使用IPCExcel中的PCS模块在格子菱形软件工具中生成16位字对齐Verilog代码。有关PCS模块和选项的信息可以通过格子菱形软件工具中的联机帮助找到。在主格子菱形窗中，选择：帮助和格子钻石帮助选择“搜索”按钮并输入：IPCExcel ...

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8年前发布24次阅读

在模拟LtECeCp2锁相环时如何避免问题？

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8年前发布21次阅读

What is the supply/production status of the Lattice ispPAC10, ispPAC20, ispPAC30, and ispPAC80/81 devices?

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8年前发布23次阅读

多个Place和Route如何在Linux上分配作业？

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8年前发布27次阅读

可以将FPGA器件的多个I/O并行连接，以产生更高的组合输出I/O电流，超过单个I/O的输出I/O电流吗？

LaTiCeCp3 FPGA 3.3V或2.5V LVCMOS输出引脚可以支持最大20mA源或接收器电流每I/O.，以支持更高的电流I/O，用户可以连接多个相邻的I/O引脚一起产生更高的源或汇电流组合。然而，使用组合的FPGA I/O引脚存在一些限制和建议。在逻辑信号连接表中，由I/O连接的I/O...

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