Lattice-莱迪斯 FPGA 调试开发分享
Lattice-莱迪斯-ChipDebug

Lattice-莱迪斯

帖子 1883互动 924关注 27
莱迪思半导体公司是美国的一家半导体公司,专门从事低功耗,现场可编程门阵列的设计和制造。
Lattice-莱迪斯-ChipDebug
评分
1分享
该帖子内容已隐藏,请评论后查看

登录后继续评论

该帖子内容已隐藏,请评论后查看

登录后继续评论

评分
1分享
该帖子内容已隐藏,请评论后查看

登录后继续评论

评分
1分享
该帖子内容已隐藏,请登录后查看

登录后继续查看

评分
1分享
评分
1分享
评分
1分享
该帖子内容已隐藏,请登录后查看

登录后继续查看

评分
1分享
评分
2分享
该帖子内容已隐藏,请登录后查看

登录后继续查看

评分
1分享
该帖子内容已隐藏,请登录后查看

登录后继续查看

评分
1分享
评分
1分享
该帖子内容已隐藏,请登录后查看

登录后继续查看

评分
1分享
评分
1分享
该帖子内容已隐藏,请登录后查看

登录后继续查看

评分
1分享
该帖子内容已隐藏,请登录后查看

登录后继续查看

LATTICE ECP3 ECP5 FPGA DDR3调试经验分享-ChipDebug

通过示波器抓取A13的分压前后(a、b)的信号和RAS行选通信号,发现分压前后的A13有3~4ns延时,RAS信号分压前的A13对齐,但与分压后的A13不对齐,造成无法采样到A13为高,因此对于DDR3来说A15/A14/A13为低,一致读写1G的内容。

微信图片_20190606184632.png

分压前后延时(黄色为分压前信号,绿色为分压后信号)
微信图片_20190606184650.png

RAS信号和分压后信号波形(黄色为分压后信号,绿色为RAS信号)
RAS为低时,分压后信号还没为高。

评分
2分享
为什么LATTICE EPC5 FPGA的sdrdes通过SCI写进去的值和读出来的值不一致?-ChipDebug
评分
1分享
评分
1分享
评分
1分享
该帖子内容已隐藏,请登录后查看

登录后继续查看

评分
2分享
评分
1分享
该帖子内容已隐藏,请登录后查看

登录后继续查看

评分
1分享
该帖子内容已隐藏,请评论后查看

登录后继续评论

评分
1分享
该帖子内容已隐藏,请登录后查看

登录后继续查看

评分
2分享
评分
1分享
该帖子内容已隐藏,请评论后查看

登录后继续评论

评分
1分享
评分
1分享