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FPGA常见问题-ChipDebug

FPGA常见问题

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FPGA常见问题，如仿真，时序，设计思路等。

FPGA常见问题-ChipDebug

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等级-LV3-ChipDebug

5年前发布514次阅读

verilog 独热码状态机

前言在查看ARM7TDMI源码的时候，我注意到他的内核ALU中的乘法器使用了一种不寻常的状态机，经过一番搜索终于确定了它就是独热码状态机。其实关于独热码状态机（one-hot state machine)念书的时候就有所了解，但是当时的了解仅限于一种状态机的编码方式，就跟...

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等级-LV3-ChipDebug

2年前更新113次阅读

FPGA开发学习的几大误区

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等级-LV1-ChipDebug

5年前发布122次阅读

在FPGA高速AD采集设计中的PCB布线解决方案浅析

在FPGA高速AD采集设计中，PCB布线差会产生干扰。今天小编为大家介绍一些布线解决方案。
1、信号线的等长
以SDRAM或者DDRII为例，...

在FPGA高速AD采集设计中的PCB布线解决方案浅析-ChipDebug

在FPGA高速AD采集设计中的PCB布线解决方案浅析-ChipDebug

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在FPGA高速AD采集设计中的PCB布线解决方案浅析-ChipDebug

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等级-LV3-ChipDebug

5年前发布118次阅读

基于FPGA实现IIC 协议读写 EEPROM

IIC 基本特性总线信号SDA：串行数据线SCL：串行数据时钟
总线空闲状态SDA：高电平SCL：高电平
IIC 协议起始位SCL 为高电平时，SD...

基于FPGA实现IIC 协议读写 EEPROM-ChipDebug

基于FPGA实现IIC 协议读写 EEPROM-ChipDebug

基于FPGA实现IIC 协议读写 EEPROM-ChipDebug

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基于FPGA实现IIC 协议读写 EEPROM-ChipDebug

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5年前发布120次阅读

【转】基于FPGA实现数字图像的镜像，含matlab源码和FPGA源码

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等级-LV3-ChipDebug

2年前更新84次阅读

FPGA流水线优化处理实例

“ 流水线设计其实就是将一个任务切分为多个小任务进行分步完成，每级电路只需完成其中一部分功能即可。这使得电路的处理速度大...

FPGA流水线优化处理实例-ChipDebug

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2年前更新346次阅读

FPGA时序分析笔记（三）

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2年前更新106次阅读

FPGA时序分析笔记（二）

时钟在设计中说明时钟信号的SDC指令时creat_clock。该指令的BNF为： creat_clock -period period_value [source] [-nameclock_name] [-waveformedge_list] [-add] [-commentcomment_string]
creat_clock 为设计中的源对象声明。这些对象可以是端口、引脚、网...

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等级-LV3-ChipDebug

5年前发布66次阅读

FPGA实现SCCB协议和IIC协议

在CMOS摄像头sensor里面，发送初始化命令的接口叫SSBC，其实就是为了规避IIC的专利权，当然现在没有这个问题了。 SCCB协议实现（因为类似iic 所以下面的信号名全按iic起的）SCCB有两根信号线或者三根线
时钟线iic_clk 位宽 1bit数据线iic_data 位宽 1bit片选...

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5年前发布47次阅读

FPGA 读写 sdram文档整理

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2年前更新194次阅读

FPGA时序分析笔记（一）

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5年前发布161次阅读

axi4-lite verilog源码以及注释

`timescale 1 ns / 1 ps modulemyip_v1_0_S00_AXI # ( //Users to add parameters here //User parameters ends //Do not modify the parameters beyond this line //Width of S_AXI data bus parameterinteger C_S_AXI_DATA_WIDTH = 32, //Width of S_AXI ad...

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5年前发布152次阅读

FPGA 经典五级流水线产生的冒险和和解决方案

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等级-LV3-ChipDebug

5年前发布1101次阅读

精FPGA verilog 有符号数和无符号数运算的位扩展

总述：
当所有操作数和结果数据位宽一样时，有符号数和无符号数所产生的运算电路是一样的。当所有操作数和结果数据位宽不一样时，无符号数进行0扩展，而有符号数进行符号扩展。注:在verilog中支持无符号数和有符号数混合使用，当表达式右侧所有数均为符号数时...

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等级-LV3-ChipDebug

5年前发布65次阅读

FPGA为什么比CPU/ARM快

CPU和GPU都属于冯·诺依曼结构，指令译码执行，共享内存。FPGA之所以比CPU、GPU更快，本质上是因为其无指令，无共享内存的体系结构所决定的。
冯氏结构中，由于执行单元可能执行任意指令，就需要有指令存储器、译码器、各种指令的运算器、分支跳转处理逻辑。...

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等级-LV3-ChipDebug

5年前发布132次阅读

获得这些小技巧，将FPGA设计水平提高一个台阶

时钟篇选用全局时钟缓冲区（BUFG）作为时钟输入信号，BUFG是最稳定的时钟输入源，可以避免误差。只用一个时钟沿来寄存数据，使用时钟的两个沿是不可靠的，如果时钟沿“漂移”，就会导致时序错误。不要随意将内部信号作为时钟，如门控时钟和分频时钟，而要使用...

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5年前发布41次阅读

FPGA同步复位和异步复位，您真搞明白了吗？

关于FPGA复位数字电路中，电路通过复位来启动，复位犹如数字电路的“起搏器”，主要有下面三种方式：
无复位：天生就强壮着，上...

FPGA同步复位和异步复位，您真搞明白了吗？-ChipDebug

FPGA同步复位和异步复位，您真搞明白了吗？-ChipDebug

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2年前更新1134次阅读

精FPGA实现基于LUT（查找表）的DDS的设计(含matlab和verilog源码)

基于LUT的DDS的设计DDS(Direct Digital Synthesis)直接数字频率合成技术由USA J.Tierncy首先提出。它是一种以数字信号处理理论为...

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2年前更新330次阅读

基于FPGA实现图像裁剪

1 几何变换介绍几何变换：从新规定图像内像素的几何排列方式。几何变换包括：缩放、旋转、平移等。这些变换一般用于校正图像处理...

基于FPGA实现图像裁剪-ChipDebug

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5年前发布237次阅读

【转】不要verilog HDL设计中生成本地时钟和复位信号

I. 什么是本地时钟和复位我打赌你们当中有很多人，就像我当年在学校的时候一样，并不明白究竟什么叫本地生成的时钟和复位信号。可能你们也正好奇为啥我的老师Iain会那样说我的代码。其实我当年在一份同步设计作业里上交的代码就有点像下面的例子这样。
//====...

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5年前发布184次阅读

【转】跨时钟域问题学习笔记

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5年前发布144次阅读

【转载】如何将VHDL转化为Verilog以及进行VHDL和verilog的混合仿真

如果说到“最受欢迎的数字RTL设计语言”，大部分来自北美的公司都会选择Verilog，而欧洲的同僚们都会支持VHDL。个人来说，我对Ve...

【转载】如何将VHDL转化为Verilog以及进行VHDL和verilog的混合仿真-ChipDebug

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5年前发布95次阅读

如何实现AMBA AXI互联结构的N-1互联模式

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5年前发布110次阅读

【转载】什么是良好的Verilog代码风格？

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等级-LV3-ChipDebug

5年前发布40次阅读

[通知]本站将在30天内关闭免费注册,只有登陆用户可以查看答案，30天内一贴未发的已注册帐户将被清理!

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等级-LV1-ChipDebug

5年前发布130次阅读

新想入FPGA的坑，询问下各位大神FPGA的XC3S250E 用的多还是EP4CE15 用的多？

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等级-LV1-ChipDebug

5年前发布82次阅读

基于fpga的可重构仪器

有没有大佬了解可重构方面的知识，或者有相关资料，跪求

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等级-LV1-ChipDebug

5年前发布105次阅读

有用FPGA实现TCP协议栈，支持子网掩码等，支持三层交换的大神吗？

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等级-LV1-ChipDebug

5年前发布120次阅读

quartus II 13.0 怎么打开引脚分配列表？

打开pin planner分配引脚那一步，我把引脚分配列表关了，不知道在哪儿重新找出来，谢谢大神帮忙了。

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等级-LV1-ChipDebug

6年前发布51次阅读

ddr3控制器的动态ODT功能是什么意思？

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