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FPGA常见问题-ChipDebug

FPGA常见问题

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FPGA常见问题，如仿真，时序，设计思路等。

FPGA常见问题-ChipDebug

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等级-LV2-ChipDebug

3年前发布1337次阅读

精[FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding？

（本文将根据PCIe Spec Gen5 对Precoding模块进行功能验证）
从PCIe Gen5开始，标准引入了一项新的功能：Precoding。虽然标准本...

[FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding？-ChipDebug

[FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding？-ChipDebug

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等级-LV3-ChipDebug

2年前更新1092次阅读

精FPGA实现基于LUT（查找表）的DDS的设计(含matlab和verilog源码)

基于LUT的DDS的设计DDS(Direct Digital Synthesis)直接数字频率合成技术由USA J.Tierncy首先提出。它是一种以数字信号处理理论为...

FPGA实现基于LUT（查找表）的DDS的设计(含matlab和verilog源码)-ChipDebug

FPGA实现基于LUT（查找表）的DDS的设计(含matlab和verilog源码)-ChipDebug

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FPGA实现基于LUT（查找表）的DDS的设计(含matlab和verilog源码)-ChipDebug

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等级-LV3-ChipDebug

5年前发布1016次阅读

精FPGA verilog 有符号数和无符号数运算的位扩展

总述：
当所有操作数和结果数据位宽一样时，有符号数和无符号数所产生的运算电路是一样的。当所有操作数和结果数据位宽不一样时，无符号数进行0扩展，而有符号数进行符号扩展。注:在verilog中支持无符号数和有符号数混合使用，当表达式右侧所有数均为符号数时...

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等级-LV2-ChipDebug

7年前发布491次阅读

always @(posedge clk or posedge clr);这个clk和clr是不是必须同步的上升沿信号？

always @(posedge clk or posedge clr);这个clk和clr是不是必须同步的上升沿信号？
为啥or呢？为了保证安全？
为啥不always @(posedge clk);或者干脆always @(posedge clr);
我是看了一个例子

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等级-LV2-ChipDebug

2年前更新490次阅读

[FPGA 实现及PCIe IP 核知识点] NVMe 热插拔过程以及常见问题（二）

上篇文章咱们介绍了NVMe热插拔背景知识和常见的流程，下来介绍下最常见的NVMe热插入过程遇到的问题以及简单的识别方法。一、UEFI设置问题系统在启动过程中，UEFI初始化过程主要包含：正确的Root Port Bifurcation配置在对应Root Port分配下行Bus Number以及预...

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等级-LV3-ChipDebug

5年前发布472次阅读

verilog 独热码状态机

前言在查看ARM7TDMI源码的时候，我注意到他的内核ALU中的乘法器使用了一种不寻常的状态机，经过一番搜索终于确定了它就是独热码状态机。其实关于独热码状态机（one-hot state machine)念书的时候就有所了解，但是当时的了解仅限于一种状态机的编码方式，就跟...

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等级-LV1-ChipDebug

6年前发布434次阅读

INTEL FPGA Quartus “Critical Warning (10237)”错误怎么解决？

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等级-LV2-ChipDebug

1年前更新377次阅读

【计算机组织与体系结构及其FPGA实现】实验四：指令 CACHE 的设计与实现

系列文章目录
【计算机组织与体系结构】实验一：算术逻辑单元的实现
【计算机组织与体系结构】实验二：给定指令系统的处理器设计...

【计算机组织与体系结构及其FPGA实现】实验四：指令 CACHE 的设计与实现-ChipDebug

【计算机组织与体系结构及其FPGA实现】实验四：指令 CACHE 的设计与实现-ChipDebug

【计算机组织与体系结构及其FPGA实现】实验四：指令 CACHE 的设计与实现-ChipDebug

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【计算机组织与体系结构及其FPGA实现】实验四：指令 CACHE 的设计与实现-ChipDebug

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等级-LV1-ChipDebug

7年前发布358次阅读

为什么在LVDS差分传输中要求DC直流平衡？

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等级-LV1-ChipDebug

5年前发布356次阅读

FPGA重要参数，FPGA选型时候要注意什么呢

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等级-LV3-ChipDebug

3年前发布349次阅读

卷积神经网络中为什么会有矩阵乘法？

先看一个二维滤波器，如下图所示。滤波器是一个3x3的矩阵，输入数据是一个5x5的矩阵。输入矩阵中的红色方框（下文称之为滑窗）是...

卷积神经网络中为什么会有矩阵乘法？-ChipDebug

卷积神经网络中为什么会有矩阵乘法？-ChipDebug

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等级-LV2-ChipDebug

5年前发布346次阅读

基于JESD204B的LMK04826时钟芯片开发笔记

第一章：LMK04826功能介绍LMK0482X系列是德州仪器推出的号称业界最高性能的时钟调节器芯片系列，该系列有3款芯片，分别为LMK0482...

基于JESD204B的LMK04826时钟芯片开发笔记-ChipDebug

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等级-LV2-ChipDebug

3年前发布343次阅读

[FPGA 实现及PCIe IP 核知识点] 手把手教你如何加扰数据（伪随机）

为什么PCIe数据要加扰？
既然是数据，就有可能是重复的数据，例如长时间传输某个数据，这个数据通过8b/10b转换得到PCIe链路上最...

[FPGA 实现及PCIe IP 核知识点] 手把手教你如何加扰数据（伪随机）-ChipDebug

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[FPGA 实现及PCIe IP 核知识点] 手把手教你如何加扰数据（伪随机）-ChipDebug

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等级-LV3-ChipDebug

2年前更新341次阅读

FPGA时序分析笔记（三）

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等级-LV3-ChipDebug

2年前更新333次阅读

Cordic算法FPGA实现距离计算distance=√(x^2+y^2 )(含python和verilog代码)

“ 上一篇文章Cordic算法FPGA实现cos,sin讲解了Cordic算法实现sin,cos等函数，本篇讲解Cordic算法实现distance=√(x^2+y^2 )，即...

Cordic算法FPGA实现距离计算distance=√(x^2+y^2 )(含python和verilog代码)-ChipDebug

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等级-LV1-ChipDebug

1年前更新328次阅读

如何设计FPGA干净的代码

在正式开始之前，我们先看看一位FPGA工程师的工作日常：开始设计代码开始写第一个always代码发现要增加一个信号，因此写第二个always,设计这个新增的信号回到第一个always上，继续完善这个代码开始写第三个always代码感觉第一个always有情况没考虑到一阵重新...

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等级-LV3-ChipDebug

2年前更新316次阅读

基于FPGA实现图像裁剪

1 几何变换介绍几何变换：从新规定图像内像素的几何排列方式。几何变换包括：缩放、旋转、平移等。这些变换一般用于校正图像处理...

基于FPGA实现图像裁剪-ChipDebug

基于FPGA实现图像裁剪-ChipDebug

基于FPGA实现图像裁剪-ChipDebug

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基于FPGA实现图像裁剪-ChipDebug

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等级-LV2-ChipDebug

6年前发布300次阅读

安装modelsim提示版本不兼容

各位，安装modelsim，提示版本不兼容，但是电脑和软件都是64位的啊，求解决

安装modelsim提示版本不兼容-ChipDebug

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等级-LV1-ChipDebug

5年前发布298次阅读

fpga 图像处理相关，怎么实现简单的图像拼接

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等级-LV2-ChipDebug

2年前发布298次阅读

华为内部FPGA技术文档 FPGA之FIFO经验

FIFO是每一个FPGA开发人员绕不开的东西，也是基础中的基础，虽然一般我们自己并不直接设计FIFO而是更建议使用厂家的，因为性能和资源占用更优，但是对FIFO了解得越多你用起来才能越是得心应手，华为内部文档分享给大家。
目录如下
FIFO经验
请输入文档编号

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等级-LV1-ChipDebug

1年前更新286次阅读

vcs -fgp 仿真加速功能

加速原理正常仿真任务提交到机器上后，采用单核仿真。通过将线程与cpu多核进行绑定，设置亲和性affinity，来提高仿真速度。一般...

vcs -fgp 仿真加速功能-ChipDebug

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等级-LV1-ChipDebug

1年前更新281次阅读

VCS常用仿真选项开关及步骤总结

本文转自：https://blog.csdn.net/qq_41394155/article/details/81486760；作者：OnePlusZero1.VCS的仿真选项分编译（compile-time）选项和运行（run-time）选项1.1 VCS常用的编译选项-assert dumpoff | enable_diag | filter_past定义SystemVerilog断言（...

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等级-LV2-ChipDebug

3年前发布271次阅读

verilog2005的操作之对数函数

小技巧分享:
verilog下取对数其实可用$clog2这个系统函数，和自己找代码里面写入function是同样的效果，但是方便的多。这是veril...

verilog2005的操作之对数函数-ChipDebug

verilog2005的操作之对数函数-ChipDebug

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等级-LV2-ChipDebug

3年前发布257次阅读

[FPGA 实现及PCIe IP 核知识点] NVMe 热插拔过程以及常见问题（一）

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等级-LV2-ChipDebug

3年前发布255次阅读

NXP MPU IMX 系列上的Linux Android HarmonyOS 开发从入门到放弃 (一)

如果说人生有什么意思(我们不讨论人生的意义),那就是充满不确定性. 要论技术有什么意思,就是总有一些新玩意让你折腾. 但是追逐新...

NXP MPU IMX 系列上的Linux Android HarmonyOS 开发从入门到放弃 (一)-ChipDebug

NXP MPU IMX 系列上的Linux Android HarmonyOS 开发从入门到放弃 (一)-ChipDebug

NXP MPU IMX 系列上的Linux Android HarmonyOS 开发从入门到放弃 (一)-ChipDebug

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NXP MPU IMX 系列上的Linux Android HarmonyOS 开发从入门到放弃 (一)-ChipDebug

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等级-LV1-ChipDebug

3年前发布242次阅读

初学FPGA,有时会遇到代码看不懂，怎么解决呢？

初学FPGA，看了野火的和小梅哥的资料和视频，但有的地方的代码看不懂，有没有什么比较好的解决办法呢？

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等级-LV1-ChipDebug

7年前发布241次阅读

DDR3 存储器的概念 Write leveling 是什么意思？

最近在用FPGA调试DDR3控制器，看了一些DDR3的文章，发现里面提到Write leveling,但查了半天资料也没搞懂这是什么意思。

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3年前发布235次阅读

[FPGA 实现及PCIe IP 核知识点] 为什么Non-Posted请求必须接受被人插队？

（本文介绍了PCIe标准中Ordering的规则A3，A4，D3和D4，即Posted Request和Completion必须能够超越Non-Posted Request）
在阅读...

[FPGA 实现及PCIe IP 核知识点] 为什么Non-Posted请求必须接受被人插队？-ChipDebug

[FPGA 实现及PCIe IP 核知识点] 为什么Non-Posted请求必须接受被人插队？-ChipDebug

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等级-LV3-ChipDebug

5年前发布226次阅读

【转】不要verilog HDL设计中生成本地时钟和复位信号

I. 什么是本地时钟和复位我打赌你们当中有很多人，就像我当年在学校的时候一样，并不明白究竟什么叫本地生成的时钟和复位信号。可能你们也正好奇为啥我的老师Iain会那样说我的代码。其实我当年在一份同步设计作业里上交的代码就有点像下面的例子这样。
//====...

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3年前发布203次阅读

ASIC和FPGA其实是两个行业,就像verilog和c是两个不同的语言一样

ASICer遇到FPGAer，驴唇不对马嘴。
ASIC还是FPGA，这是个问题。
很多人都觉得同样都是写Verilog的，对于前端设计来说，FPGA和ASIC没什么区别，那么今天我就来告诉你这两个到底有什么不同，甚至从某种程度上来说，我觉得这就是两个行业。
复位不同因为Xlinx的...

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