FPGA常见问题社区-FPGA常见问题版块-FPGA CPLD-ChipDebug

首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具New

发布开通会员

开通黄金会员

全站资源约8折购买
部分内容免费阅读
VIP用户专属版块

开通黄金会员

开通钻石会员

全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导

开通钻石会员

首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具New

开通会员尊享会员权益

FPGA常见问题-ChipDebug

FPGA常见问题

帖子 613互动 419关注 55

FPGA常见问题，如仿真，时序，设计思路等。

FPGA常见问题-ChipDebug

2名版主发布

全部
最新发布
最新回复
热门
精华

等级-LV2-ChipDebug

4年前发布1841次阅读

精[FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding？

（本文将根据PCIe Spec Gen5 对Precoding模块进行功能验证）
从PCIe Gen5开始，标准引入了一项新的功能：Precoding。虽然标准本...

[FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding？-ChipDebug

[FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding？-ChipDebug

[FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding？-ChipDebug

+3

[FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding？-ChipDebug

1

等级-LV4-ChipDebug

6年前发布1174次阅读

精FPGA verilog 有符号数和无符号数运算的位扩展

总述：
当所有操作数和结果数据位宽一样时，有符号数和无符号数所产生的运算电路是一样的。当所有操作数和结果数据位宽不一样时，无符号数进行0扩展，而有符号数进行符号扩展。注:在verilog中支持无符号数和有符号数混合使用，当表达式右侧所有数均为符号数时...

1

等级-LV4-ChipDebug

3年前更新1167次阅读

精FPGA实现基于LUT（查找表）的DDS的设计(含matlab和verilog源码)

基于LUT的DDS的设计DDS(Direct Digital Synthesis)直接数字频率合成技术由USA J.Tierncy首先提出。它是一种以数字信号处理理论为...

FPGA实现基于LUT（查找表）的DDS的设计(含matlab和verilog源码)-ChipDebug

FPGA实现基于LUT（查找表）的DDS的设计(含matlab和verilog源码)-ChipDebug

FPGA实现基于LUT（查找表）的DDS的设计(含matlab和verilog源码)-ChipDebug

+1

FPGA实现基于LUT（查找表）的DDS的设计(含matlab和verilog源码)-ChipDebug

4

等级-LV1-ChipDebug

2年前更新831次阅读

VCS命令详解

前言：
本文一共接近一万四千字，适合作为vcs中文使用手册查询，希望能帮助到一些朋友。
VCS命令详解(一): 编译命令
-ams：允许在VCS两步模式下使用Verilog-AMS代码。 -ams_discipline <discipline_name>：在VCS两步模式下，指定VerilogAMS中的默认离...

评分

等级-LV2-ChipDebug

3年前更新741次阅读

[FPGA 实现及PCIe IP 核知识点] NVMe 热插拔过程以及常见问题（二）

上篇文章咱们介绍了NVMe热插拔背景知识和常见的流程，下来介绍下最常见的NVMe热插入过程遇到的问题以及简单的识别方法。一、UEFI设置问题系统在启动过程中，UEFI初始化过程主要包含：正确的Root Port Bifurcation配置在对应Root Port分配下行Bus Number以及预...

评分

等级-LV2-ChipDebug

6年前发布609次阅读

基于JESD204B的LMK04826时钟芯片开发笔记

第一章：LMK04826功能介绍LMK0482X系列是德州仪器推出的号称业界最高性能的时钟调节器芯片系列，该系列有3款芯片，分别为LMK0482...

基于JESD204B的LMK04826时钟芯片开发笔记-ChipDebug

基于JESD204B的LMK04826时钟芯片开发笔记-ChipDebug

基于JESD204B的LMK04826时钟芯片开发笔记-ChipDebug

+40

基于JESD204B的LMK04826时钟芯片开发笔记-ChipDebug

1

等级-LV1-ChipDebug

2年前更新588次阅读

vcs -fgp 仿真加速功能

加速原理正常仿真任务提交到机器上后，采用单核仿真。通过将线程与cpu多核进行绑定，设置亲和性affinity，来提高仿真速度。一般...

vcs -fgp 仿真加速功能-ChipDebug

评分

等级-LV4-ChipDebug

6年前发布536次阅读

verilog 独热码状态机

前言在查看ARM7TDMI源码的时候，我注意到他的内核ALU中的乘法器使用了一种不寻常的状态机，经过一番搜索终于确定了它就是独热码状态机。其实关于独热码状态机（one-hot state machine)念书的时候就有所了解，但是当时的了解仅限于一种状态机的编码方式，就跟...

评分

等级-LV2-ChipDebug

4年前发布531次阅读

[FPGA 实现及PCIe IP 核知识点] 手把手教你如何加扰数据（伪随机）

为什么PCIe数据要加扰？
既然是数据，就有可能是重复的数据，例如长时间传输某个数据，这个数据通过8b/10b转换得到PCIe链路上最...

[FPGA 实现及PCIe IP 核知识点] 手把手教你如何加扰数据（伪随机）-ChipDebug

[FPGA 实现及PCIe IP 核知识点] 手把手教你如何加扰数据（伪随机）-ChipDebug

[FPGA 实现及PCIe IP 核知识点] 手把手教你如何加扰数据（伪随机）-ChipDebug

+15

[FPGA 实现及PCIe IP 核知识点] 手把手教你如何加扰数据（伪随机）-ChipDebug

评分

等级-LV2-ChipDebug

2年前更新530次阅读

【计算机组织与体系结构及其FPGA实现】实验四：指令 CACHE 的设计与实现

系列文章目录
【计算机组织与体系结构】实验一：算术逻辑单元的实现
【计算机组织与体系结构】实验二：给定指令系统的处理器设计...

【计算机组织与体系结构及其FPGA实现】实验四：指令 CACHE 的设计与实现-ChipDebug

【计算机组织与体系结构及其FPGA实现】实验四：指令 CACHE 的设计与实现-ChipDebug

【计算机组织与体系结构及其FPGA实现】实验四：指令 CACHE 的设计与实现-ChipDebug

+15

【计算机组织与体系结构及其FPGA实现】实验四：指令 CACHE 的设计与实现-ChipDebug

评分

等级-LV2-ChipDebug

3年前更新516次阅读

如何通过makefile实现Vivado自动化编译

导言
今天主要介绍通过配置Cygwin（在win环境执行makefile）和Vscode中实现Vivado从建立工程，综合，实现，生成bit，下载等一系...

如何通过makefile实现Vivado自动化编译-ChipDebug

如何通过makefile实现Vivado自动化编译-ChipDebug

评分

等级-LV2-ChipDebug

8年前发布514次阅读

always @(posedge clk or posedge clr);这个clk和clr是不是必须同步的上升沿信号？

always @(posedge clk or posedge clr);这个clk和clr是不是必须同步的上升沿信号？
为啥or呢？为了保证安全？
为啥不always @(posedge clk);或者干脆always @(posedge clr);
我是看了一个例子

评分

等级-LV4-ChipDebug

12天前更新490次阅读

Cordic算法FPGA实现距离计算distance=√(x^2+y^2 )(含python和verilog代码)

该帖子内容已隐藏

付费阅读

30积分

黄金会员28钻石会员26

此内容为付费阅读，请付费后查看

评分

等级-LV1-ChipDebug

7年前发布464次阅读

INTEL FPGA Quartus “Critical Warning (10237)”错误怎么解决？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

2年前更新463次阅读

VCS常用仿真选项开关及步骤总结

本文转自：https://blog.csdn.net/qq_41394155/article/details/81486760；作者：OnePlusZero1.VCS的仿真选项分编译（compile-time）选项和运行（run-time）选项1.1 VCS常用的编译选项-assert dumpoff | enable_diag | filter_past定义SystemVerilog断言（...

评分

等级-LV2-ChipDebug

4年前发布389次阅读

[FPGA 实现及PCIe IP 核知识点] 为什么Non-Posted请求必须接受被人插队？

（本文介绍了PCIe标准中Ordering的规则A3，A4，D3和D4，即Posted Request和Completion必须能够超越Non-Posted Request）
在阅读...

[FPGA 实现及PCIe IP 核知识点] 为什么Non-Posted请求必须接受被人插队？-ChipDebug

[FPGA 实现及PCIe IP 核知识点] 为什么Non-Posted请求必须接受被人插队？-ChipDebug

评分

等级-LV2-ChipDebug

2年前更新386次阅读

IP核讲解DMA/Bridge Subsystem for PCI Express（一）

一、基本介绍赛灵思7系列的FPGA都支持PCIe(Integrated Root Port and Endpoint)，Artix™-7支持Gen2x4的IP配置，Kintex™-7 和 V...

IP核讲解DMA/Bridge Subsystem for PCI Express（一）-ChipDebug

IP核讲解DMA/Bridge Subsystem for PCI Express（一）-ChipDebug

IP核讲解DMA/Bridge Subsystem for PCI Express（一）-ChipDebug

3

等级-LV4-ChipDebug

4年前发布386次阅读

卷积神经网络中为什么会有矩阵乘法？

先看一个二维滤波器，如下图所示。滤波器是一个3x3的矩阵，输入数据是一个5x5的矩阵。输入矩阵中的红色方框（下文称之为滑窗）是...

卷积神经网络中为什么会有矩阵乘法？-ChipDebug

卷积神经网络中为什么会有矩阵乘法？-ChipDebug

1

等级-LV1-ChipDebug

8年前发布379次阅读

为什么在LVDS差分传输中要求DC直流平衡？

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

6年前发布375次阅读

FPGA重要参数，FPGA选型时候要注意什么呢

评分

等级-LV1-ChipDebug

3年前更新371次阅读

FPGA学习-VHDL和Verilog中数组定义、初始化、赋值方法

VHDL和Verilog数组的定义、初始化、赋值的方法不只一种，以下是本人常用的方法，可能不是最方便的，但是比较好理解，...

FPGA学习-VHDL和Verilog中数组定义、初始化、赋值方法-ChipDebug

FPGA学习-VHDL和Verilog中数组定义、初始化、赋值方法-ChipDebug

评分

等级-LV4-ChipDebug

3年前更新356次阅读

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE

TerosHDL（https://terostechnology.github.io/terosHDLdoc/about/about.html）的目标是为 HDL 开发人员提供一个开源 IDE，该 I...

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE-ChipDebug

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE-ChipDebug

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE-ChipDebug

+12

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE-ChipDebug

评分

等级-LV4-ChipDebug

3年前更新347次阅读

FPGA时序分析笔记（三）

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

2年前更新337次阅读

如何设计FPGA干净的代码

在正式开始之前，我们先看看一位FPGA工程师的工作日常：开始设计代码开始写第一个always代码发现要增加一个信号，因此写第二个always,设计这个新增的信号回到第一个always上，继续完善这个代码开始写第三个always代码感觉第一个always有情况没考虑到一阵重新...

评分

等级-LV1-ChipDebug

2年前更新334次阅读

Vivado里如何手动调整编译顺序

通常情况下，一旦创建好Vivado工程，添加了相应的RTL文件，Vivado会自动找到设计的顶层文件，正确地显示设计层次。在这个过程中...

Vivado里如何手动调整编译顺序-ChipDebug

Vivado里如何手动调整编译顺序-ChipDebug

Vivado里如何手动调整编译顺序-ChipDebug

评分

等级-LV4-ChipDebug

3年前更新334次阅读

基于FPGA实现图像裁剪

1 几何变换介绍几何变换：从新规定图像内像素的几何排列方式。几何变换包括：缩放、旋转、平移等。这些变换一般用于校正图像处理...

基于FPGA实现图像裁剪-ChipDebug

基于FPGA实现图像裁剪-ChipDebug

基于FPGA实现图像裁剪-ChipDebug

+3

基于FPGA实现图像裁剪-ChipDebug

评分

等级-LV2-ChipDebug

3年前更新333次阅读

开源PCIe核源代码

PCIe的IP核，给的是完整的工程，包含代码和例程（不是加密的那种IP），学习Verilog同学可以参考，下面内容机翻，我就不详细...

开源PCIe核源代码-ChipDebug

评分

等级-LV2-ChipDebug

3年前发布311次阅读

华为内部FPGA技术文档 FPGA之FIFO经验

FIFO是每一个FPGA开发人员绕不开的东西，也是基础中的基础，虽然一般我们自己并不直接设计FIFO而是更建议使用厂家的，因为性能和资源占用更优，但是对FIFO了解得越多你用起来才能越是得心应手，华为内部文档分享给大家。
目录如下
FIFO经验
请输入文档编号

评分

等级-LV2-ChipDebug

7年前发布305次阅读

安装modelsim提示版本不兼容

各位，安装modelsim，提示版本不兼容，但是电脑和软件都是64位的啊，求解决

安装modelsim提示版本不兼容-ChipDebug

评分

等级-LV1-ChipDebug

6年前发布305次阅读

fpga 图像处理相关，怎么实现简单的图像拼接

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

12 3…21 下一页跳转

55人已关注

FPGA常见问题-ChipDebug

FPGA常见问题

FPGA常见问题，如仿真，时序，设计思路等。

帖子

613

互动

419

阅读

5.5W+

搜索

开启精彩搜索

FPGA SOC ARM RISCV IC 开发调试技术交流分享

FPGA SOC ARM RISCV IC 开发调试技术交流分享

FPGA SOC ARM RISCV IC 开发调试技术交流分享

FPGA SOC ARM RISCV IC 开发调试技术交流分享

FPGA SOC ARM RISCV IC 开发调试技术交流分享

FPGA SOC ARM RISCV IC 开发调试技术交流分享

最新的帖子

chipdebug是一个专业的芯片开发调试分享社区，这里是电子工程师分享开发资料，调试经验的社区。
合作、删帖请联系 admin@chipdebug.com
Copyright © 2022 · ChipDebug · 由 ChipDebug 强力驱动.

在手机上浏览此页面

登录

没有账号？立即注册

邮箱

验证码

记住登录账号密码登录

用户名/手机号/邮箱

登录密码

记住登录找回密码 | 免密登录

注册

已有账号，立即登录

设置用户名

手机号或邮箱

验证码

设置密码

重复密码

注册即表示同意用户协议、隐私声明

欢迎光临！

ChipDebug入站需知

本站无广告也无付费项目，如发现帐号发垃圾帖或评论的一律封号！

ChipDebug是一个芯片开发调试分享网站
欢迎您的到来！如果您没有帐户请先点击下方按钮进行注册

登录注册找回密码积分规则