FPGA常见问题论坛-FPGA常见问题版块-FPGA CPLD-ChipDebug

首页
社区
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具New

发布开通会员

开通黄金会员

全站资源约8折购买
部分内容免费阅读
VIP用户专属版块

开通黄金会员

开通钻石会员

全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导

开通钻石会员

首页
社区
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具New

开通会员尊享会员权益

FPGA常见问题-ChipDebug

FPGA常见问题

帖子 602互动 371关注 44

FPGA常见问题，如仿真，时序，设计思路等。

FPGA常见问题-ChipDebug

2名版主发布

全部
最新发布
最新回复
热门
精华

等级-LV1-ChipDebug

30天前发布14次阅读

Modelsim仿真问题

modelsim的仿真中设置Yout的输出形式位Analog(Automatic)时出现Unable to retrive min/max values

评分

等级-LV1-ChipDebug

1个月前发布23次阅读

有偿求助解决一个fpga项目

本人小白研究生要做fpga，主要包括稳压信号的产生，信号的采集，a/d等方面，组内没人会，只能自学，有没有大佬有偿帮忙解决项目，可以加个联系方式先交流一下

评分

毛毛是只好汪

等级-LV1-ChipDebug

1个月前发布7次阅读

提问上板测试问题，新人请教

黑金XC7Z020B的板子将bit文件（功能是设置LED4闪烁）下到板子里后，LED4正常闪烁，为什么led1~led3都是微亮啊？我下载uart发送...

上板测试问题，新人请教-ChipDebug

上板测试问题，新人请教-ChipDebug

评分

等级-LV1-ChipDebug

2个月前发布31次阅读

在做一个毕设，能够在浏览器中编写verilog代码，并实现仿真波形，请教分享经验

在做一个毕设，能够在浏览器中编写verilog代码，并实现仿真波形，请教分享经验

评分

等级-LV1-ChipDebug

3个月前发布38次阅读

提问20个电源上电时序

假设我有20个电源，每个电源都有EN和PG引脚，最开始的1号电源EN默认为高电平，自动上电，剩下的每个电源都延时5ms根据前一级的PG信号依次上电，最后输出PG20=1代表上电结束，用状态机设计的思路，如果只有3个电源会变得简单，但是到20个之后，作为输入的EN信...

评分

等级-LV1-ChipDebug

3个月前更新23次阅读

提问求大佬们指点

我的本科毕业选题是基于FPGA的能完成FFT运算的简易频谱仪，我之前并没有怎么接触过FPGA相关内容，目前正在学习Verilog的语法和设计流程，也在网上一直找资料但是还是觉得非常茫然无从下手，想问一下各位大佬我应该从那些东西学起才能完成我这个毕设以及哪里可...

评分

等级-LV1-ChipDebug

3个月前更新20次阅读

提问用输出的完成标志位控制输入使能是否合理？

大家好，本人正在学习FPGA的基本知识，目前正在编写板子和上位机的UART串口通信环回程序，其中发送端的输入输出定义如下所示module uart_tx_fsm
#( parameter SYS_CLK_FREQ = 50_000_000, parameter BAUD_RATE = 9600
)( input i_sys_clk, input i_asyn_rst_n...

评分

等级-LV2-ChipDebug

5个月前更新16次阅读

经过BUFGMUX的时钟该如何约束

时序场景如下图所示，clk0和clk1两个时钟输入，经过BUFGMUX后，输出到后面的逻辑，但同时clk0和clk1还分别驱动了其他逻辑。
此时...

经过BUFGMUX的时钟该如何约束-ChipDebug

评分

等级-LV1-ChipDebug

5个月前发布27次阅读

提问FIFO读写问题

大佬们，求助个问题：连续的数据流存到异步FIFO中，读写时钟的频率相同，但是不同源，所以会有相位差积累，会不会随着时间推移出现读空或写满的情况？如何才能避免这个问题呢？

评分

等级-LV1-ChipDebug

5个月前更新180次阅读

VCS命令详解

前言：
本文一共接近一万四千字，适合作为vcs中文使用手册查询，希望能帮助到一些朋友。
VCS命令详解(一): 编译命令
-ams：允许在VCS两步模式下使用Verilog-AMS代码。 -ams_discipline <discipline_name>：在VCS两步模式下，指定VerilogAMS中的默认离...

评分

等级-LV1-ChipDebug

5个月前更新18次阅读

【FPGA图像处理实战】- RGB与HSV互转

HSV颜色空间也是图像处理中常用一个颜色空间，主要应用于调色处理。本文将介绍一下RGB与HSV互转，其中复杂度比“RGB与YUV互...

【FPGA图像处理实战】- RGB与HSV互转-ChipDebug

【FPGA图像处理实战】- RGB与HSV互转-ChipDebug

【FPGA图像处理实战】- RGB与HSV互转-ChipDebug

+1

【FPGA图像处理实战】- RGB与HSV互转-ChipDebug

评分

等级-LV2-ChipDebug

5个月前更新85次阅读

精set_output_delay如何约束？

上一篇我们讲过set_input_delay：
set_input_delay如何约束？
什么是output_delay？
顾名思义，output_delay就是指输出端口...

set_output_delay如何约束？-ChipDebug

set_output_delay如何约束？-ChipDebug

set_output_delay如何约束？-ChipDebug

+3

set_output_delay如何约束？-ChipDebug

评分

等级-LV2-ChipDebug

5个月前更新50次阅读

精set_input_delay如何约束？

首先还是需要明确一点，这个约束没有延迟的作用，如果需要对输入信号做延迟，就要使用IODELAY这种原语。
什么是input_delay？
...

set_input_delay如何约束？-ChipDebug

set_input_delay如何约束？-ChipDebug

set_input_delay如何约束？-ChipDebug

+2

set_input_delay如何约束？-ChipDebug

评分

等级-LV1-ChipDebug

6个月前更新12次阅读

TMDS算法原理及Verilog HDL实现（附带源代码及仿真激励文件）

01TMDS编码规则
TMDS是最小化差分传输的简称，实际上就是一种编码规则，主要是适用于HDMI接口、DVI接口的视频图像编码。TMDS编码...

TMDS算法原理及Verilog HDL实现（附带源代码及仿真激励文件）-ChipDebug

TMDS算法原理及Verilog HDL实现（附带源代码及仿真激励文件）-ChipDebug

TMDS算法原理及Verilog HDL实现（附带源代码及仿真激励文件）-ChipDebug

+16

TMDS算法原理及Verilog HDL实现（附带源代码及仿真激励文件）-ChipDebug

评分

等级-LV1-ChipDebug

6个月前更新27次阅读

万字长文带你搞懂JTAG的门门道道

前言
JTGA这个东西IC和嵌入式靓仔们肯定是有用过的，但是对于JTAG内部的东西，以及实现如果不了解的，可以看看这篇文章。
之前和...

万字长文带你搞懂JTAG的门门道道-ChipDebug

万字长文带你搞懂JTAG的门门道道-ChipDebug

万字长文带你搞懂JTAG的门门道道-ChipDebug

+18

万字长文带你搞懂JTAG的门门道道-ChipDebug

评分

等级-LV1-ChipDebug

6个月前更新23次阅读

【FPGA图像处理实战】- 彩色图像灰度化

一、彩色图像处理灰度化
彩色图像灰度化是一种将彩色图像转换为灰度图像的过程。在RGB模型中，如果R=G=B时，则彩色表示一...

【FPGA图像处理实战】- 彩色图像灰度化-ChipDebug

【FPGA图像处理实战】- 彩色图像灰度化-ChipDebug

【FPGA图像处理实战】- 彩色图像灰度化-ChipDebug

评分

等级-LV1-ChipDebug

6个月前发布7次阅读

DAC产生刺激信号，求大佬解答

用SPI配置寄存器输出刺激信号，寄存器配置的数据没有问题，ila抓到的时序和返回的数据也都是对的，硬件也没有问题，还有什么地方会有问题啊，想了好几天了，还是没解决？

评分

等级-LV1-ChipDebug

8个月前更新14次阅读

使用 Verilator 进行 Verilog Lint

FPGA设计是无情的，所以我们需要利用能获得的任何软件进行检查。Verilator是一个 Verilog 仿真器，还支持 linting：静态分析设计中的问题。Verilator 不仅可以发现综合工具可能忽略的问题，而且运行速度也很快。Verilator 也非常适合使用 SDL 进行图形仿真。
...

评分

等级-LV1-ChipDebug

9个月前发布29次阅读

语法问题求解答

有没有大佬告诉我我这个语法咋错了问了gpt说没问题。。。说是 syntax errow near and 还有syntax errow near ）还...

语法问题求解答-ChipDebug

0

等级-LV1-ChipDebug

9个月前发布40次阅读

已解决新手请教FPGA测量间歇性脉冲计数的思路

有下图所示的间歇性脉冲串：需要用FPGA测量A段、B段、C段、D段等等的脉冲数量。请教老师实现的思路？

新手请教FPGA测量间歇性脉冲计数的思路-ChipDebug

评分

等级-LV1-ChipDebug

1年前发布22次阅读

视频显示求助

请问在边框出出现这种没有像素信息的间隙具体是什么原因呢，上下左右边框都出现过，我猜测可能是行场同步信号的问题，但是不清楚...

视频显示求助-ChipDebug

评分

等级-LV1-ChipDebug

1年前发布52次阅读

提问这篇代码仿真32行报错，错误点在哪，给这篇代码加按键和数码管怎么加

module counter(DIN,CLK,CLR,ENABLE,UPCNTCTRL,DOWNCNTCTRL,COUT,R,P);input CLK,CLR,ENABLE,UPCNTCTRL,DOWNCNTCTRL;input [7:0]DIN;output [7:0]COUT;output R,P;reg [7:0]COUT;reg R,P;always @(posedge CLK or CLR or ENABLE)begin if(CLR)begin COUT=0;P=...

等级-LV3-ChipDebug

超级版主2

后面注意代码格式化输出才方便别人看，向别人提问时自己都不愿意花时间整理一下问题，别人又怎么会愿意花时间回答你的问题？

4

等级-LV1-ChipDebug

1年前更新127次阅读

FPGA学习笔记（混杂）

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

1年前发布47次阅读

RS232（RS485）串口的接收

该帖子内容已隐藏，请登录后查看

登录后继续查看

5

等级-LV2-ChipDebug

1年前更新86次阅读

分享一些高质量的AMBA(APB/AHB/AXI) VIP

1. 前言当今的SoC芯片，普遍包含大量的工业标准接口同外围设备相连。在验证设计过程中，这些接口被用于和测试testbench相连...

分享一些高质量的AMBA(APB/AHB/AXI) VIP-ChipDebug

分享一些高质量的AMBA(APB/AHB/AXI) VIP-ChipDebug

分享一些高质量的AMBA(APB/AHB/AXI) VIP-ChipDebug

+13

分享一些高质量的AMBA(APB/AHB/AXI) VIP-ChipDebug

评分

等级-LV2-ChipDebug

1年前更新94次阅读

Synopsys验证VIP学习笔记（1）Memory模型用法

Synopsys的VIP(本文以AXI slave为例)提供了由svt_mem类表示的momory模型，在passive模式下其观测值与寄存器模型类似，会基于总线更新，在active模式下则由slave sequence更新。
在配置VIP时，首先要通过svt_axi_system_configuration::set_addr_range() 配置...

评分

等级-LV2-ChipDebug

1年前更新66次阅读

Synopsys验证VIP学习笔记（2）Port Monitor用法

Synopsys AXI VIP为master和slave agent中的monitor提供了名为item_started_port和item_observed_port的analysis port，前者仅在总线事务传输开始时发送，后者则在总线事务传输完成后发送完整svt_axi_master_transaction和svt_axi_slave_transaction对象到ite...

评分

等级-LV2-ChipDebug

1年前更新67次阅读

Synopsys验证VIP学习笔记（3）总线事务的配置和约束

在使用Synopsys AXI VIP时，需要配置一些信号的属性或定义一些信号的delay，通常可以直接在svt_axi_transaction类中控制。
AXI VIP中描述从事务数据的类是svt_axi_slave_transaction，从事务类提供了配置信号数据（如rresp[], bresp, data[]）和延迟（如bvali...

评分

等级-LV1-ChipDebug

1年前更新32次阅读

FPGA中如何设计一个小cache（一）

说明：严格意义来讲，本文说的cache并不是真正意义上的cache，只是一个类似的功能模块，借用了cache这个名字。FPGA设计中常见的...

FPGA中如何设计一个小cache（一）-ChipDebug

FPGA中如何设计一个小cache（一）-ChipDebug

评分

等级-LV1-ChipDebug

1年前更新44次阅读

跨同步时钟域

还是整点现成的发发，有些东西看的是真的头晕脑胀对于起源于同一时钟的多个时钟，并且它们的相位和频率关系已知，这些时钟可以看...

跨同步时钟域-ChipDebug

跨同步时钟域-ChipDebug

跨同步时钟域-ChipDebug

+4

跨同步时钟域-ChipDebug

评分

12 3…21 下一页

44人已关注

FPGA常见问题-ChipDebug

FPGA常见问题

FPGA常见问题，如仿真，时序，设计思路等。

帖子

602

互动

371

阅读

4.2W+

搜索

开启精彩搜索

FPGA论坛 SOC论坛 ARM论坛 RISCV论坛 IC论坛

FPGA论坛 SOC论坛 ARM论坛 RISCV论坛 IC论坛

FPGA论坛 SOC论坛 ARM论坛 RISCV论坛 IC论坛

FPGA论坛 SOC论坛 ARM论坛 RISCV论坛 IC论坛

FPGA论坛 SOC论坛 ARM论坛 RISCV论坛 IC论坛

FPGA论坛 SOC论坛 ARM论坛 RISCV论坛 IC论坛

最新的帖子

chipdebug是一个专业的芯片开发调试分享社区，这里是电子工程师分享开发资料，调试经验的社区。
合作、删帖请联系 admin@chipdebug.com
Copyright © 2022 · ChipDebug · 由 ChipDebug 强力驱动.

在手机上浏览此页面

登录

没有账号？立即注册

邮箱

验证码

记住登录账号密码登录

用户名/手机号/邮箱

登录密码

记住登录找回密码 | 免密登录

注册

已有账号，立即登录

设置用户名

手机号或邮箱

验证码

设置密码

重复密码

注册即表示同意用户协议、隐私声明

欢迎光临！

ChipDebug入站需知

ChipDebug是一个芯片开发调试分享网站
欢迎您的到来！如果您没有帐户请先点击下方按钮进行注册注册

注册即送积分！获取更多积分的最佳方式是发帖、评论或者分享资料!本站绝大多数资料只是为了防爬虫象征性的加了积分。

本站进行了数据库迁移和系统升级，如果您发现已注册却密码不对，请先使用下方的找回密码，谢谢！

登录注册找回密码积分规则