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FPGA CPLD
FPGA常见问题
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FPGA常见问题，如仿真，时序，设计思路等。
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精华
lzzlzzlzz
1个月前发布
21次阅读
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提问
基本FPGA或者树莓派或者其它微处理器（尽量压缩成本且完成项目）DFB激光器稳频
项目是DFB激光器稳频。目前光信号已转化为8路电压信号，只差一个数字电路反馈系统，采集8路电压信号（采样率 200k以上，精度16以...
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sr_xh
3个月前发布
27次阅读
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提问
modelsim添加的文件无法编译
求助，使用modelsim对工程进行仿真，把工程中所有的模块都添加后，无法编译，报错“ECHILD: no children”。这个是什么问题导致...
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jono
3个月前发布
16次阅读
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vivado仿真
ERROR: [VRFC 10-2063] Module <uart_rx> not found while processing module instance <u_uart_rx> [E:/fpga program/uart/uart.srcs/sources_1/new/uart.v:144]请问这个问题该怎么解决
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小南鲸
4个月前更新
7次阅读
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提问
接口转换 将sramif模块中的bankA和bankB转换为AXI-Stream接口，应当如何解决这个问题？（求助大佬）
module sramif #(
parameter integer NUM_CPUS = 1,
parameter integer AXI_SRAM_ID = 12
)(
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jono
5个月前发布
24次阅读
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vivado仿真
vivado仿真的那个波形文件太大了，几十个g在c盘里面，怎么减少仿真时间
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Soton
6个月前发布
37次阅读
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VCS run sim 报错
VCS run sim 报错 Error-[UCLI-FORCE-NODBG] Unable to force object提示加-debug_access+all， 在编译中加此选项后仍然报错，会停留在ucli 命令行，如果输入run，force 不生效。VCS 三步法编译仿真中，调用UCLI，在ucli文件中force 信号，会包上述error，解...
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zerri
7个月前发布
32次阅读
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求助，关于lvds的解串解析/串转并 有偿（不用原语）
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Oct1622
7个月前更新
70次阅读
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已解决
请教新手学习FPGA的建议
第一次接触FPGA，目前老师要求我学习其中的2.3.4部分，1. 硬核与软核MCU搭建，要求：基于RiscV或Cortex-M1，外设UART，1G ETHERNET，SD存储卡，FIFO或内存控制器可以和PL逻辑部分交互数据。简单显示（可选LED灯，OLED屏，LED数码管）2. MCU操作系统加载和驱动...
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邹瑞 eyUK
8个月前发布
16次阅读
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有偿求助quartus函数信号发生器
纯新手用quartus写的函数信号发生器，在硬件实现出现了问题需要大佬帮忙解答
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胡子彧
9个月前发布
41次阅读
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求教FPGA的RAM与EEPROM问题
将一组8位的256个数据从RAM中读取出来，然后写入到eeprom中，modesim仿真显示一直写入失败，eeprom的通讯使用的是i2c。请问这是...
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Firmware
10个月前发布
4次阅读
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XCELIUMMAIN23.03.002（含patch）
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Noah
10个月前发布
15次阅读
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功能仿真怎么查看内部信号
JLSF是工程顶层文件名DataTransform16_16是被JLSF例化的一个模块DataTransform16_16中的寄存器[15,0]Com信号，且不是该项目的输...
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wholeheart
11个月前发布
43次阅读
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Modelsim仿真问题
modelsim的仿真中设置Yout的输出形式位Analog(Automatic)时出现Unable to retrive min/max values
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yorsumm
1年前发布
83次阅读
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有偿求助解决一个fpga项目
本人小白研究生要做fpga，主要包括稳压信号的产生，信号的采集，a/d等方面，组内没人会，只能自学，有没有大佬有偿帮忙解决项目，可以加个联系方式先交流一下
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毛毛是只好汪
1年前发布
22次阅读
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上板测试问题，新人请教
黑金XC7Z020B的板子将bit文件（功能是设置LED4闪烁）下到板子里后，LED4正常闪烁，为什么led1~led3都是微亮啊？ 我下载uart发送...
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大地
1年前发布
68次阅读
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在做一个毕设，能够在浏览器中编写verilog代码，并实现仿真波形，请教分享经验
在做一个毕设，能够在浏览器中编写verilog代码，并实现仿真波形，请教分享经验
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君之星雨
1年前发布
59次阅读
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提问
20个电源上电时序
假设我有20个电源，每个电源都有EN和PG引脚，最开始的1号电源EN默认为高电平，自动上电，剩下的每个电源都延时5ms根据前一级的PG信号依次上电，最后输出PG20=1代表上电结束，用状态机设计的思路，如果只有3个电源会变得简单，但是到20个之后，作为输入的EN信...
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ovobutican
1年前更新
29次阅读
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求大佬们指点
我的本科毕业选题是基于FPGA的能完成FFT运算的简易频谱仪，我之前并没有怎么接触过FPGA相关内容，目前正在学习Verilog的语法和设计流程，也在网上一直找资料但是还是觉得非常茫然无从下手，想问一下各位大佬我应该从那些东西学起才能完成我这个毕设以及哪里可...
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茶么么
1年前更新
24次阅读
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用输出的完成标志位控制输入使能是否合理？
大家好，本人正在学习FPGA的基本知识，目前正在编写板子和上位机的UART串口通信环回程序，其中发送端的输入输出定义如下所示module uart_tx_fsm
#( parameter SYS_CLK_FREQ = 50_000_000, parameter BAUD_RATE = 9600
)( input i_sys_clk, input i_asyn_rst_n...
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forkwave
2年前更新
24次阅读
关注
经过BUFGMUX的时钟该如何约束
时序场景如下图所示，clk0和clk1两个时钟输入，经过BUFGMUX后，输出到后面的逻辑，但同时clk0和clk1还分别驱动了其他逻辑。
此时...
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陈士双
2年前发布
62次阅读
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提问
FIFO读写问题
大佬们，求助个问题：连续的数据流存到异步FIFO中，读写时钟的频率相同，但是不同源，所以会有相位差积累，会不会随着时间推移出现读空或写满的情况？如何才能避免这个问题呢？
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Sahara
2年前更新
831次阅读
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VCS命令详解
前言：
本文一共接近一万四千字，适合作为vcs中文使用手册查询，希望能帮助到一些朋友。
VCS命令详解(一): 编译命令
-ams：允许在VCS两步模式下使用Verilog-AMS代码。 -ams_discipline <discipline_name>：在VCS两步模式下，指定VerilogAMS中的默认离...
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followWinter
2年前更新
59次阅读
关注
【FPGA图像处理实战】- RGB与HSV互转
HSV颜色空间也是图像处理中常用一个颜色空间，主要应用于调色处理。 本文将介绍一下RGB与HSV互转，其中复杂度比“RGB与YUV互...
+1
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forkwave
2年前更新
152次阅读
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精
set_output_delay如何约束？
上一篇我们讲过set_input_delay：
set_input_delay如何约束？
什么是output_delay？
顾名思义，output_delay就是指输出端口...
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forkwave
2年前更新
137次阅读
关注
精
set_input_delay如何约束？
首先还是需要明确一点，这个约束没有延迟的作用，如果需要对输入信号做延迟，就要使用IODELAY这种原语。
什么是input_delay？
...
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yzllee
2年前更新
115次阅读
关注
TMDS算法原理及Verilog HDL实现（附带源代码及仿真激励文件）
01TMDS编码规则
TMDS是最小化差分传输的简称，实际上就是一种编码规则，主要是适用于HDMI接口、DVI接口的视频图像编码。TMDS编码...
+16
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yzllee
2年前更新
66次阅读
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万字长文带你搞懂JTAG的门门道道
前言
JTGA这个东西IC和嵌入式靓仔们肯定是有用过的，但是对于JTAG内部的东西，以及实现如果不了解的，可以看看这篇文章。
之前和...
+18
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yzllee
2年前更新
36次阅读
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【FPGA图像处理实战】- 彩色图像灰度化
一、彩色图像处理灰度化
彩色图像灰度化是一种将彩色图像转换为灰度图像的过程。 在RGB模型中，如果R=G=B时，则彩色表示一...
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fifo
2年前发布
12次阅读
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DAC产生刺激信号，求大佬解答
用SPI配置寄存器输出刺激信号，寄存器配置的数据没有问题，ila抓到的时序和返回的数据也都是对的，硬件也没有问题，还有什么地方会有问题啊，想了好几天了，还是没解决？
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willansb502
2年前更新
47次阅读
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使用 Verilator 进行 Verilog Lint
FPGA设计是无情的，所以我们需要利用能获得的任何软件进行检查。Verilator是一个 Verilog 仿真器，还支持 linting：静态分析设计中的问题。Verilator 不仅可以发现综合工具可能忽略的问题，而且运行速度也很快。Verilator 也非常适合使用 SDL 进行图形仿真。
...
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