社区标签 FPGA-CPLD-ChipDebug-第15页

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等级-LV2-ChipDebug

6年前发布14次阅读

Zynq UltraScale + MPSoC – 视频编解码器单元（VCU） – 为什么QP值并不总是遵循我的QPs.hex文件？

问题描述为什么QP值并不总是遵循我的QPs.hex文件？ LOAD_QP仅适用于I帧，但不适用于我的示例中的P帧和B帧。例：根据提供的QPs.hex，I和P帧的预期表格为10 11 12 13 14 15 16 10 11 12 13 14 15 16。但是，只有I帧遵循LOAD_QP指向的QPs.hex，而P帧不遵循预...

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等级-LV2-ChipDebug

6年前发布118次阅读

在极少数情况下，某些时钟校正设置在UltraScale和UltraScale +收发器GTH / GTY中设置不正确

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等级-LV1-ChipDebug

6年前发布24次阅读

无法启动MegaWizard™插件管理器。在指定的库路径中找不到PLL英特尔®FPGAIP v18.0

在Quartus®Prime软件版本18.0中，当您想要打开MegaWizard™进行编辑时，您可能会看到错误消息“无法启动MegaWizard™插件管理器。无法在以下位置找到PLL英特尔®FPGAIP v18.0指定的库路径“。

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等级-LV1-ChipDebug

6年前发布64次阅读

为什么我会偶尔看到高误码率

由于英特尔Arria 10或Cyclone 10 GX器件校准代码中的错误，当使用以下其中一个保留相应的未使用的发送器时，您可能会在上电或用户模式校准RX单工收发器后看到高BER。 Quartus®Prime设置文件（QSF）分配。全局保护QSF分配 set_global_assignment -name PRESE...

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等级-LV1-ChipDebug

6年前发布14次阅读

为什么我在rx单工模式下使用到达10个收发器时看到高频，保留未使用的链路

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等级-LV1-ChipDebug

6年前发布15次阅读

为什么Soft LVDS Intel FPGA IP v18.0无法打开进行编辑

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等级-LV1-ChipDebug

6年前发布5次阅读

为什么英特尔®Quartus®Primefitter无法找到SDC生成的时钟？

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等级-LV1-ChipDebug

6年前发布11次阅读

为什么在设计编译完成后不会自动生成数据表报告和输入/输出报告

英特尔®Quartus®Prime软件版本15.1及更高版本在编译后不会自动生成数据表报告和设置/保持时间报告。这些报告的生成过程已从英特尔Quartus默认流程中删除，以缩短编译时间。

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等级-LV1-ChipDebug

6年前发布30次阅读

错误（17950）：器件中未保留与CLKUSR对应的引脚。无法执行未使用的RX时钟解决方法。

在英特尔®Quartus®Prime标准版软件中，如果设计中未使用收发器，您可能会看到此错误，但以下条目位于Quartus设置文件（.qsf）中： set_global_assignment -name AUTO_RESERVE_CLKUSR_FOR_CALIBRATION OFF 此分配可防止CLKUSR自动保留。

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等级-LV1-ChipDebug

6年前发布46次阅读

为什么英特尔®Stratix®10PCIe *硬IP的VCS仿真会返回此RT警告：“独特情况”声明中有多个条件匹配？

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等级-LV1-ChipDebug

6年前发布46次阅读

为什么Quartus Pro设计编译显示警告消息：“忽略set_max_skew at alt_e2550_ptp_fifo_top.sdc”？

由于25G以太网英特尔®IPPIP v18.0及更早版本存在问题，英特尔®Quartus®Prime设计编译将在VHDL中实现并且具有多个实例时，将显示警告消息：“在alt_e2550_ptp_fifo_top.sdc处忽略set_max_skew”设计中采用25G以太网英特尔FPGA IP。

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等级-LV1-ChipDebug

6年前发布14次阅读

为什么英特尔®Arria®10PCIe * IP根端口在接收格式错误的完成数据包时未更新AER寄存器？

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等级-LV1-ChipDebug

6年前发布21次阅读

为什么我在Signal Tap II Logic Analyzer工具栏中看到丢失的图标？

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等级-LV1-ChipDebug

6年前发布20次阅读

为什么低延迟以太网10G MAC IP忽略了基于优先级的流控制（PFC）队列实现中的顺序XON请求？

由于英特尔®Quartus®Prime软件版本18.0.1及更早版本存在问题，低延迟以太网10GMACIntel®FPGAIP仅在使用基于优先级的流程控制（PFC）队列实施时才接受第一个XON请求。所有后续的XON请求都将被忽略，剩余的暂停队列将保持暂停状态，直到暂停量子到期或变为零...

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等级-LV1-ChipDebug

6年前发布30次阅读

UltraScale + PCI Express集成模块（Vivado 2018.2） – 与Dell 5820/5810/7910系统的链接问题

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等级-LV1-ChipDebug

6年前发布211次阅读

2017.1-2018.2：Zynq UltraScale + MPSoC：POR上重启JFFS2文件系统的Linux内核恐慌或重启

问题描述在2017.x和2018.x版本中，当您在ZCU102板上使用JFFS2文件系统启动Linux时，它会在POR或重启周期内因内核崩溃而崩溃。如果您擦除JFFS2分区，然后第一次成功引导，则在POR或重新引导的下一个引导周期中，它会因内核崩溃错误而崩溃。有关更多详细信息...

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等级-LV1-ChipDebug

6年前发布8次阅读

6.1i / 3.2i EDK MicroBlaze – 如果启用了指令缓存，则基于XMD的调试不起作用

问题描述关键字：xmdstub 解决/修复方法

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等级-LV1-ChipDebug

6年前发布75次阅读

是否有可能在英特尔®MAX®10器件中创建描述UFM和CFM（已创建.sof和.hex文件）的二进制文件？

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等级-LV1-ChipDebug

6年前发布48次阅读

2018.1 / 2 – Zynq UltraScale + MPSoC – 视频编解码器单元（VCU） – 如何为延迟测量构建gst-shark？

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6年前发布267次阅读

UltraScale / UltraScale + DDR4 IP – 性能优化，可实现具有异构流程的DDR接口的高利用率

问题描述此性能优化策略涵盖了所有应用程序的关键设计注意事项，这些应用程序依赖于以非常短的突发发出的读/写请求的流程模式，这会影响内存控制器的效率。这包括但不限于使用DDR4 PL IP的视频应用。视频应用需要性能优化的内存控制器来处理视频应用程序吞...

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等级-LV1-ChipDebug

6年前发布40次阅读

2017.4 LogiCORE IP MIPI DSI发送器子系统v2.0（Rev.1） – MIPI DSI发送器子系统v2.0（Rev.1）是否可以发送长包DCS命令？

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6年前发布73次阅读

软判决FEC（SDFEC）集成块v1.1 – Vivado 2018.1中软判决FEC（SDFEC）集成块v1.1的补丁更新

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6年前发布34次阅读

软判决FEC（SDFEC）集成模块v1.1（Rev 1） – Vivado 2018.2中软判决FEC（SDFEC）集成模块v1.1的补丁更新

问题描述本答复记录包含Vivado 2018.2中软决策FEC（SDFEC）集成块v1.1（Rev 1）的补丁更新。解决/修复方法修正问题：（Xilinx答复71362）在Windows操作系统中生成时，sd_fec_0_code_table.mif中的值不正确。安装：方法1 :(仅限Vivado 2014.4及更高版本...

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等级-LV1-ChipDebug

6年前发布27次阅读

LogiCORE IP SMPTE UHD-SDI v1.0（第5版） – ST352有效载荷ID数据包仅插入奇数数据流（Y信道），用于12-SDI模式

问题描述 ST2082-10：2015要求每个10比特数据流包括定时和同步字，行号，循环冗余码，包括音频的辅助数据和有效载荷识别分组。在12G-SDI模式下测试SMPTE UHD-SDI时，我注意到ST352有效载荷ID数据包仅插入在奇数数据流上的Y通道上。我该如何解决这个问题...

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等级-LV1-ChipDebug

6年前发布215次阅读

Zynq UltraScale + MPSoC，PS DDR – 如何使用DDRC地址映射？

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等级-LV1-ChipDebug

6年前发布16次阅读

软决策FEC（SDFEC）v1.1（修订版1） – 配置初始化参数接口（S_AXI）时的行为不正确

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等级-LV1-ChipDebug

6年前发布30次阅读

DisplayPort 1.4 RX子系统 – 什么时钟需要用作GT参考时钟？

问题描述我需要什么时钟作为DisplayPort 1.4 RX子系统的GT参考时钟？我应该使用重定时器的时钟吗？解决/修复方法 TX和RX只需要一个来自板载时钟的270MHz时钟。无需使用重定时器的时钟。有关工作示例，请参阅应用示例设计（根据（PG233）第5章从Vivado生成...

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等级-LV1-ChipDebug

6年前发布41次阅读

MIPI D-PHY – UltraScale +器件 – 同一存储体中的两个独立IP实例需要同时复位

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等级-LV1-ChipDebug

6年前发布3次阅读

Schematic审查清单 – 某些单元格中的信息似乎不完整

问题描述在Schematic检查清单中，某些单元格中的信息似乎不完整且被切断。例如：这是一个已知的问题？怎么解决？解决/修复方法细胞的大小被锁定在示意性审查清单中。当缩放率不是100％时，Excel出现问题：文本字体无法正确缩放。要解决此问题，请将缩放...

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等级-LV1-ChipDebug

6年前发布226次阅读

Vivado – 使用XDC文件设置DRC严重性

问题描述尝试降低设计规则检查（DRC）的严重性时，在XDC约束文件中使用以下语法。 set_property SEVERITY {警告} [get_drc_checks LUTLP-1] 但是，在实现期间，write_bitstream仍然因LUTLP-1错误而失败。如何成功改变SEVERITY？解决/修复方法 XDC中存在一个...

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