社区标签 FPGA-CPLD-ChipDebug-第571页

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FPGA-CPLD

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等级-LV1-ChipDebug

6年前发布10次阅读

如何确保在Nios中命中C ++构造函数中的断点 II软件代码？

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6年前发布20次阅读

为什么MAX +PLUS®II软件会冻结或需要很长时间才能启动（在Windows任务管理器中列为“无响应”）？

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6年前发布17次阅读

Qsys（Beta）可能会为包含Nios II处理器的设计生成错误消息

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等级-LV1-ChipDebug

6年前发布23次阅读

错误：“在符号，函数原型或代表文件的其他构造`u1` ，无法在设计文件中找到与pinstub / port `CLKEN`对应的引脚。” （EDIF，Synopsys FPGA Express）

从FPGA Express软件编译EDIF文件时，您将收到此错误，该软件在VHDL中实例化LPM_MULT函数。无论是否在VHDL设计文件中实际指定，FPGA Express软件都会将CLKEN端口插入EDIF文件。在MAX + PLUS®II软件只支持CLKEN端口通过MAX + PLUS II VHDL编译器编译VHDL设计...

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等级-LV1-ChipDebug

6年前发布14次阅读

英特尔FPGA用于OpenCL内核命名限制

确保您的内核代码文件名不是“kernel.cl”，因为“kernel”是OpenCL保留字。此外，请确保您的内核代码文件名不包含任何保留的Verilog或VHDL关键字。如果尝试编译名称包含任何OpenCL，Verilog或VHDL保留字的文件，则编译器将失败。解决/修复方法避免在OpenC...

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等级-LV1-ChipDebug

6年前发布18次阅读

对英特尔®Stratix®10SX器件使用f2s_bridge_rst_n信号

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6年前发布12次阅读

英特尔®Arria®10核心架构和通用I / O手册中缺少配置引脚信息

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6年前发布9次阅读

CRC计算中的公式错误Cyclone V器件手册第1卷的时间

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等级-LV2-ChipDebug

6年前发布9次阅读

12.1 PlanAhead – 更改成本表后不显示“应用”按钮

描述当我在PlanAhead中的实现运行属性中更改选项时，通常会出现“应用”按钮。但是，如果我只更改成本表属性，则不会显示“应用”按钮。为什么它会丢失，我该怎么做才能让它出现？解这是一个已知问题，在下一季度发布中正在安排修复程序。在此期间，更改为...

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等级-LV2-ChipDebug

6年前发布19次阅读

12.1 EDK – SDK“下载操作超时”错误

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6年前发布5次阅读

12.1 – 使用.pxml文件运行并从命令行运行时，SmartXplorer失败。

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6年前发布11次阅读

12.2 TRCE – 我的TIG被PERIOD约束覆盖

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6年前发布10次阅读

MIG Spartan-6 MCB – 信号“selfrefresh_enter”浮动在生成的MIG设计中。这应该悬浮在用户设计中吗？

描述 Spartan-6 FPGA MIG设计包括顶级RTL端口“selfrefresh_mode”和“selfrefresh_enter”。 selfrefresh_mode信号由MIG设计驱动。但是，selfrefresh_enter是一个用户驱动的端口，在MIG 3.5和更早生成的设计中保持未连接/浮动状态。 selfrefresh_enter端口（...

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6年前发布21次阅读

12.1 EDK – 当终端上没有输出时如何调试XPS设计？

描述通常，我们将使用UART作为终端来调试嵌入式设计。但是，如果我使用“打印”时终端上没有输出，我该怎么办？解终端上没有输出可能由多种原因引起。这里我们列出一些最常见的问题 1.启动XMD并确认XMD可以连接到MDM。 2.如果失败，则表示硬件存在潜在问题。...

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6年前发布9次阅读

12.1 PlanAhead – 将11.5 I / O规划项目转换为12.1后，缺少多个平面图

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6年前发布17次阅读

汽车Spartan-3E – 哪里可以找到封装热参数？

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6年前发布19次阅读

MIG Virtex-6 DDR3 / DDR2 – 为什么HXT器件的最大数据宽度为120位？

描述 MIG不允许为120位以上的HXT器件选择数据宽度。为什么其他器件允许的最大数据宽度为144位，但HXT设置为120位？解 HXT器件只有2个内部I / O bank列。由于设计使用区域时钟， MIG 需要3排库来放置控制器。两个内部列有三行，为MIG控制器产生六个I / ...

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6年前发布22次阅读

12.1 EDK – 在进行BFM仿真时，我得到错误：（vsim-4008）对象’read_cmd（24:31）’未找到

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6年前发布10次阅读

Spartan-6 IBIS模型 – 没有“左/右”LVDS输入模型可用

描述 Spartan-6 IBIS文件不包含器件“左/右”侧的LVDS输入模型。这会导致IBMWriter发出以下警告： “警告：后处理器 - 无法找到I / O端口<引脚名称>（引脚<引脚号>）的IBIS型号LVDS_33_LR_33。此信号将在输出文件中列为无连接（NC）。” 解原因是...

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6年前发布62次阅读

ModelSim – 致命：（vsim-7）无法在rb模式下打开VHDL文件“./fir_core_init.mif”

描述运行实例化包含初始化数据的核心（通过COE或MIF文件）的设计仿真会导致以下错误： #Loading xilinxcorelib.fir_compiler_v5_0_mac_fir（behavioral）＃**致命：（vsim-7）无法在rb模式下打开VHDL文件“./dor_ddc_fir_hb2.mif”。＃无此文件或目录。（...

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等级-LV2-ChipDebug

6年前发布9次阅读

许可 – VMware卸载后的许可证无效

描述我在运行VMware的计算机上安装并运行了Xilinx软件。然后我卸载了VMware，这使我的许可证无效，我再也无法运行ISE软件了。我该怎么做才能重新验证我的许可证？解您使用的许可证很可能已锁定到VMware创建的主机ID，并且在卸载VMware时该ID已被删除。您需要...

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6年前发布10次阅读

错误：PhysDesignRules：760 – 如果在双向信号上使用，则LVDS的I / O标准不兼容编程

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6年前发布12次阅读

12.1 iMPACT – 当我尝试使用iMPACT从Spartan-6 FPGA读回DNA时，为什么我会看到全0或全1，我该如何解决这个问题？

描述当我尝试使用iMPACT从Spartan-6 FPGA读回DNA时，为什么我会看到全0，我该如何解决这个问题？解注：确保从未配置的器件读回。如果配置了器件，DNA将读回全部为“1”。要确保取消配置器件，请擦除配置闪存，或更改模式引脚和电源循环或脉冲PROG。 Spartan...

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等级-LV2-ChipDebug

6年前发布8次阅读

串行RapidIO – 不同流控制模式下的逻辑资源利用率

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等级-LV2-ChipDebug

6年前发布26次阅读

许可 – 如何重新托管许可？

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6年前发布20次阅读

Spartan-6 – 当使用具有动态相移的DCM时，PSDONE需要多长时间断言？

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6年前发布18次阅读

12.2 ISE Design Suite – 软件开发工具包（SDK）版发行说明

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等级-LV2-ChipDebug

6年前发布10次阅读

PlanAhead 12.2发行说明

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等级-LV2-ChipDebug

6年前发布9次阅读

LogiCORE IP On Screen Display v1.0 – 当我针对大指令大小，字符串长度或字符串数量时，为什么OSD无法生成？

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等级-LV2-ChipDebug

6年前发布434次阅读

ChipScope和Vivado Logic Debug – 如何同时触发两个ILA内核？

描述我需要在我的项目中使用两个ILA来触发不同的时钟或在两个模块中实例化。如何同时触发两个ILA？解要做到这一点，你需要有一个可控的外部触发器（例如首先击中电路板上的复位按钮）或可预测的触发器。请按照以下步骤操作：确保首先不发生触发条件。点...

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