社区标签 FPGA-ChipDebug-第2页

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等级-LV1-ChipDebug

8个月前发布32次阅读

已解决新人求助帖！！modelsim报错不会解决！

在使用紫光同创PDS和Modelsim联合仿真时的报错，求各位前辈们指点！！！

新人求助帖！！modelsim报错不会解决！-ChipDebug

Pangomicro紫光同创

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小孩到大人

等级-LV1-ChipDebug

8个月前发布51次阅读

提问FPGA的udp通信

目前是在做一个项目，其中FPGA板卡上的程序已经固化（应该是没有问题的）。使用别人的开发上位机软件不能正常的与FPGA通信，在电脑上能够看见连接到未知的网络。此时怀疑是FPGA的IP和MAC地址没有设定好，但是现在又无法确定FPGA的程序中的IP地址具体设置为什...

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等级-LV1-ChipDebug

9个月前更新23次阅读

提问用输出的完成标志位控制输入使能是否合理？

大家好，本人正在学习FPGA的基本知识，目前正在编写板子和上位机的UART串口通信环回程序，其中发送端的输入输出定义如下所示module uart_tx_fsm
#( parameter SYS_CLK_FREQ = 50_000_000, parameter BAUD_RATE = 9600
)( input i_sys_clk, input i_asyn_rst_n...

FPGA常见问题

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等级-LV1-ChipDebug

9个月前发布52次阅读

提问modelsim显示定点小数时，小数位超过30位不能正确显示。

vivado和modelsim联合仿真，i_signal_1的数据格式是fix48_46。但在modelsim的global signal radix里一旦设置超过30位小数位，显...

modelsim显示定点小数时，小数位超过30位不能正确显示。-ChipDebug

modelsim显示定点小数时，小数位超过30位不能正确显示。-ChipDebug

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等级-LV2-ChipDebug

9个月前更新1339次阅读

精已解决请问FPGA芯片的商业级、工业级、军工级是怎么区分出来的？

我在网上查了一下芯片的商业级、工业级、军工级其实都是从一批芯片里挑选出来的。那么令我疑问的是：假如半导体工厂现在生产了一批芯片，然后对其进行筛选，我们假定在温度要求上125度是军工级、85度是工业级，75度是商业级。当拿到一块片子的时候难道真地让...

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等级-LV1-ChipDebug

9个月前发布16次阅读

已解决安路芯片之前正常下载或擦除程序，突然擦除或写入程序失败，用的还是例程不知道咋回事，芯片型号是对的，是芯片自锁了吗

安路芯片之前正常下载或擦除程序，突然擦除或写入程序失败，用的还是例程不知道咋回事，芯片型号是对的，是芯片自锁了吗-ChipDebug

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等级-LV2-ChipDebug

9个月前更新160次阅读

FPGA实现I2C I2S I3C CAN接口相关资料分享

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等级-LV1-ChipDebug

11个月前发布42次阅读

DDR3仿真的时候，app_rdy信号一直拉低是什么情况呢？

在使用MIG核控制DDR的时候，进行仿真的时候，初始化完成的后，可以写几个数据，但是之后就一直拉低了。图一是细节图，图二是整体...

DDR3仿真的时候，app_rdy信号一直拉低是什么情况呢？-ChipDebug

DDR3仿真的时候，app_rdy信号一直拉低是什么情况呢？-ChipDebug

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卑微打工仔

等级-LV1-ChipDebug

11个月前发布56次阅读

提问向各位大佬请教关于FPGA 做图像处理出现输出图像错乱的问题

HDMI 想请教大佬们，我最近做一个工程，需要对摄像头采集进来的数据进行处理后缓存到ddr3中，数据处理完后会一次性输出一帧数据（800*...

向各位大佬请教关于FPGA 做图像处理出现输出图像错乱的问题-ChipDebug

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等级-LV1-ChipDebug

11个月前发布45次阅读

提问FIFO读写问题

大佬们，求助个问题：连续的数据流存到异步FIFO中，读写时钟的频率相同，但是不同源，所以会有相位差积累，会不会随着时间推移出现读空或写满的情况？如何才能避免这个问题呢？

FPGA常见问题

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等级-LV1-ChipDebug

11个月前发布30次阅读

提问使用ChipWatcher抓到的波形与代码逻辑不符，有跳变。

在使用安路FPGA时，使用Chipwatcher进行抓波形的时候，其波形与代码逻辑不符，如图，其中代码逻辑为shift_r={shift_r[9:0], shif...

使用ChipWatcher抓到的波形与代码逻辑不符，有跳变。-ChipDebug

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等级-LV1-ChipDebug

1年前发布29次阅读

已解决PotatoPie所用的烧录方式及最小系统板设计

问题其实比较类似这个帖子
https://chipdebug.com/forum-post/53471.html
不过我的疑问更进一步，板子上这个单片机是用于。如果没有这个单片机的话，下载、固化的流程又和使用单片机作为下载器的过程有什么区别呢？还是说，就不能下载了。
更进一步，如果想用...

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等级-LV1-ChipDebug

1年前发布143次阅读

提问Verilog实现简单ANN中对隐藏层进行赋值会在RTL仿真报错，用的Vivado，说是必须使用实际值，但我都赋值好了啊？

（[Synth 8-502] non-constant real-valued expression is not supported ）这是报错类型，百度上找不到方法解决。
后来删掉又仿...

Verilog实现简单ANN中对隐藏层进行赋值会在RTL仿真报错，用的Vivado，说是必须使用实际值，但我都赋值好了啊？-ChipDebug

Verilog实现简单ANN中对隐藏层进行赋值会在RTL仿真报错，用的Vivado，说是必须使用实际值，但我都赋值好了啊？-ChipDebug

Verilog实现简单ANN中对隐藏层进行赋值会在RTL仿真报错，用的Vivado，说是必须使用实际值，但我都赋值好了啊？-ChipDebug

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Verilog实现简单ANN中对隐藏层进行赋值会在RTL仿真报错，用的Vivado，说是必须使用实际值，但我都赋值好了啊？-ChipDebug

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等级-LV1-ChipDebug

1年前发布30次阅读

提问关于QUARTUS II学习复现不到QUARTUS PRIME PRO 20.4版本的问题

公司用的是Quartus prime pro 20.4版本，但自己学习用的是Quartus II版本，感觉网上新版本Quartus教学好少。现在学到ip核部分，但很多能在Quartus II跟着教程一步一步学的项目却很难复现到新版本上，比如旧版本用的ATLPLL到了新版本就变成了IOPLL，请问大家有...

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等级-LV1-ChipDebug

1年前发布87次阅读

已解决新人入坑SDK开发，hello world程序在终端中没有打印任何信息

用的是zybo-z7的芯片，在设计过程中也很奇怪，会出现vivado软件上与digilent公司给的原理图不一致的情况如下图是vivado软件中的M...

新人入坑SDK开发，hello world程序在终端中没有打印任何信息-ChipDebug

新人入坑SDK开发，hello world程序在终端中没有打印任何信息-ChipDebug

新人入坑SDK开发，hello world程序在终端中没有打印任何信息-ChipDebug

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新人入坑SDK开发，hello world程序在终端中没有打印任何信息-ChipDebug

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等级-LV1-ChipDebug

1年前更新37次阅读

提问modelsim 报错 Actual expression (infix expression) of formal “rst” is not globally static. 是什么原因呀。

安路工程文件，
modelsim 仿真报错
报错的地方

modelsim 报错 Actual expression (infix expression) of formal "rst" is not globally static. 是什么原因呀。-ChipDebug

modelsim 报错 Actual expression (infix expression) of formal "rst" is not globally static. 是什么原因呀。-ChipDebug

modelsim 报错 Actual expression (infix expression) of formal "rst" is not globally static. 是什么原因呀。-ChipDebug

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等级-LV1-ChipDebug

1年前更新84次阅读

已解决国产安路 RAM 加载 .mif文件加载不进去出现 there is an error in the mif ,please select the correct.

国产安路 RAM 加载 .mif文件加载不进去出现 there is an error in the mif ,please select the correct.-ChipDebug

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等级-LV1-ChipDebug

1年前发布26次阅读

哪位兄弟有安路TD的安装包呀，求分享

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等级-LV1-ChipDebug

1年前发布21次阅读

已解决模块内部定义线形变量，并进行赋值，这种操作的意义？

图1图2图一是模块的复位输入，求教为什么还要在模块内定义wire变量，对复位信号进行赋值，这样做有什么好处吗？

模块内部定义线形变量，并进行赋值，这种操作的意义？-ChipDebug

模块内部定义线形变量，并进行赋值，这种操作的意义？-ChipDebug

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等级-LV1-ChipDebug

1年前更新51次阅读

提问安路板子新手时序有点弄不明白求大佬梳理

按手册我选的时钟频率为16MHz 那Dclk=62.5nm 请问这个N值等于多少怎么计算总感觉时序对不上请问有没有大佬给梳...

安路板子新手时序有点弄不明白求大佬梳理-ChipDebug

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等级-LV1-ChipDebug

1年前更新6次阅读

亿灵思软件使用指南（二）工程创建

本视频演示了使用亿灵思软件进行工程创建、源文件添加、IP添加、逻辑综合、管脚约束、布局布线、码流生成和编程下载的全流程操作过程，指导开发人员快速上手使用亿灵思软件。

中科亿海微(ehiway)

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等级-LV1-ChipDebug

1年前更新108次阅读

亿灵思软件使用指南（一）软件安装

本视频介绍了 Windows 系统下亿灵思软件的安装过程和注意事项，以及 Licence文件的导入过程，指导开发人员快速完成软件安装和软件注册。链接：https://pan.baidu.com/s/1EFipn_hpOzO3_OX69iE7aw提取码：1111elinx安装包Licence文件私信申请

中科亿海微(ehiway)

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等级-LV3-ChipDebug

1年前更新235次阅读

这个厉害！基于FPGA的PPPoE协议获取账号密码的攻击实现【附源码】

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FPGA CPLD资料源码分享

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等级-LV2-ChipDebug

1年前更新446次阅读

【转】FPGA基础入门实现图像暗通道输出（FPGA去雾算法相关）

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FPGA CPLD资料源码分享

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等级-LV1-ChipDebug

1年前发布42次阅读

关于EF2 L15LG100B的PLL时钟无法例化的问题

1、利用IP产生的PLL例化代码如下：module mypll(refclk,reset,clk0_out);input refclk;input reset;output clk0_out;wire clk0_buf;.......2、在顶层我按照如下方式例化后。mypll pll1(.refclk(0),.reset(1),.clk0_out(clk));3、编译后错误提示信息：SYN-8702...

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等级-LV1-ChipDebug

1年前更新54次阅读

Potato Pie开发板案例-LED测试

Potato Pie开发板型号为EF2系列的EF2L15LG100B，其内部集成了可调晶振，要通过PLL进行配置，下面以ledTest为例说明配置过程。欢迎批评指正。1、新建项目2、录入项目基本信息3、点击Device Name右侧的Device Option配置编程引脚，出现界面，选择Dual-...

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等级-LV1-ChipDebug

1年前更新35次阅读

已解决删除io口更新代码后出错是什么原因？

博主，请教一下，如下代码的作用是什么？为什么删除后，编译会出错？always @(posedge sys_clk) begin
io[23:0] <= io[23:0] + 1'b1;
io[43:24] <= io[43:24] + 1'b1;
io[65:44] <= io[65:24] + 1'b1;

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等级-LV3-ChipDebug

1年前更新1253次阅读

精Cordic算法FPGA实现cos,sin (含python和verilog代码)

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FPGA CPLD资料源码分享

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等级-LV2-ChipDebug

1年前更新1736次阅读

精分享一大波FPGA技术论文及代码

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FPGA CPLD资料源码分享

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等级-LV1-ChipDebug

1年前发布54次阅读

提问这篇代码仿真32行报错，错误点在哪，给这篇代码加按键和数码管怎么加

module counter(DIN,CLK,CLR,ENABLE,UPCNTCTRL,DOWNCNTCTRL,COUT,R,P);input CLK,CLR,ENABLE,UPCNTCTRL,DOWNCNTCTRL;input [7:0]DIN;output [7:0]COUT;output R,P;reg [7:0]COUT;reg R,P;always @(posedge CLK or CLR or ENABLE)begin if(CLR)begin COUT=0;P=...

等级-LV3-ChipDebug

超级版主2

后面注意代码格式化输出才方便别人看，向别人提问时自己都不愿意花时间整理一下问题，别人又怎么会愿意花时间回答你的问题？

FPGA常见问题

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