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等级-LV1-ChipDebug

2年前发布51次阅读

提问关于QUARTUS II学习复现不到QUARTUS PRIME PRO 20.4版本的问题

公司用的是Quartus prime pro 20.4版本，但自己学习用的是Quartus II版本，感觉网上新版本Quartus教学好少。现在学到ip核部分，但很多能在Quartus II跟着教程一步一步学的项目却很难复现到新版本上，比如旧版本用的ATLPLL到了新版本就变成了IOPLL，请问大家有...

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2年前发布160次阅读

已解决新人入坑SDK开发，hello world程序在终端中没有打印任何信息

用的是zybo-z7的芯片，在设计过程中也很奇怪，会出现vivado软件上与digilent公司给的原理图不一致的情况如下图是vivado软件中的M...

新人入坑SDK开发，hello world程序在终端中没有打印任何信息-ChipDebug

新人入坑SDK开发，hello world程序在终端中没有打印任何信息-ChipDebug

新人入坑SDK开发，hello world程序在终端中没有打印任何信息-ChipDebug

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新人入坑SDK开发，hello world程序在终端中没有打印任何信息-ChipDebug

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2年前更新45次阅读

提问modelsim 报错 Actual expression (infix expression) of formal “rst” is not globally static. 是什么原因呀。

安路工程文件，
modelsim 仿真报错
报错的地方

modelsim 报错 Actual expression (infix expression) of formal "rst" is not globally static. 是什么原因呀。-ChipDebug

modelsim 报错 Actual expression (infix expression) of formal "rst" is not globally static. 是什么原因呀。-ChipDebug

modelsim 报错 Actual expression (infix expression) of formal "rst" is not globally static. 是什么原因呀。-ChipDebug

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2年前更新108次阅读

已解决国产安路 RAM 加载 .mif文件加载不进去出现 there is an error in the mif ,please select the correct.

国产安路 RAM 加载 .mif文件加载不进去出现 there is an error in the mif ,please select the correct.-ChipDebug

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2年前发布40次阅读

哪位兄弟有安路TD的安装包呀，求分享

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2年前发布27次阅读

已解决模块内部定义线形变量，并进行赋值，这种操作的意义？

图1图2图一是模块的复位输入，求教为什么还要在模块内定义wire变量，对复位信号进行赋值，这样做有什么好处吗？

模块内部定义线形变量，并进行赋值，这种操作的意义？-ChipDebug

模块内部定义线形变量，并进行赋值，这种操作的意义？-ChipDebug

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2年前更新61次阅读

提问安路板子新手时序有点弄不明白求大佬梳理

按手册我选的时钟频率为16MHz 那Dclk=62.5nm 请问这个N值等于多少怎么计算总感觉时序对不上请问有没有大佬给梳...

安路板子新手时序有点弄不明白求大佬梳理-ChipDebug

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2年前更新11次阅读

亿灵思软件使用指南（二）工程创建

本视频演示了使用亿灵思软件进行工程创建、源文件添加、IP添加、逻辑综合、管脚约束、布局布线、码流生成和编程下载的全流程操作过程，指导开发人员快速上手使用亿灵思软件。

中科亿海微(ehiway)

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2年前更新232次阅读

亿灵思软件使用指南（一）软件安装

本视频介绍了 Windows 系统下亿灵思软件的安装过程和注意事项，以及 Licence文件的导入过程，指导开发人员快速完成软件安装和软件注册。链接：https://pan.baidu.com/s/1EFipn_hpOzO3_OX69iE7aw提取码：1111elinx安装包Licence文件私信申请

中科亿海微(ehiway)

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2年前更新241次阅读

这个厉害！基于FPGA的PPPoE协议获取账号密码的攻击实现【附源码】

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2年前更新456次阅读

【转】FPGA基础入门实现图像暗通道输出（FPGA去雾算法相关）

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2年前发布68次阅读

关于EF2 L15LG100B的PLL时钟无法例化的问题

1、利用IP产生的PLL例化代码如下：module mypll(refclk,reset,clk0_out);input refclk;input reset;output clk0_out;wire clk0_buf;.......2、在顶层我按照如下方式例化后。mypll pll1(.refclk(0),.reset(1),.clk0_out(clk));3、编译后错误提示信息：SYN-8702...

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2年前更新75次阅读

Potato Pie开发板案例-LED测试

Potato Pie开发板型号为EF2系列的EF2L15LG100B，其内部集成了可调晶振，要通过PLL进行配置，下面以ledTest为例说明配置过程。欢迎批评指正。1、新建项目2、录入项目基本信息3、点击Device Name右侧的Device Option配置编程引脚，出现界面，选择Dual-...

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2年前更新46次阅读

已解决删除io口更新代码后出错是什么原因？

博主，请教一下，如下代码的作用是什么？为什么删除后，编译会出错？always @(posedge sys_clk) begin
io[23:0] <= io[23:0] + 1'b1;
io[43:24] <= io[43:24] + 1'b1;
io[65:44] <= io[65:24] + 1'b1;

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2年前更新1750次阅读

精分享一大波FPGA技术论文及代码

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2年前发布55次阅读

提问这篇代码仿真32行报错，错误点在哪，给这篇代码加按键和数码管怎么加

module counter(DIN,CLK,CLR,ENABLE,UPCNTCTRL,DOWNCNTCTRL,COUT,R,P);input CLK,CLR,ENABLE,UPCNTCTRL,DOWNCNTCTRL;input [7:0]DIN;output [7:0]COUT;output R,P;reg [7:0]COUT;reg R,P;always @(posedge CLK or CLR or ENABLE)begin if(CLR)begin COUT=0;P=...

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超级版主2

后面注意代码格式化输出才方便别人看，向别人提问时自己都不愿意花时间整理一下问题，别人又怎么会愿意花时间回答你的问题？

FPGA常见问题

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2年前更新158次阅读

FPGA学习笔记（混杂）

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2年前发布58次阅读

RS232（RS485）串口的接收

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FPGA常见问题

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2年前发布53次阅读

已解决关于FPGA的项目求助

我现在要做一个FPGA的项目，课题是有关AI的。具体导师给了一个卷积神经网络的方向。我想问一下AI方面还有什么方向可以做...

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2年前更新338次阅读

如何设计FPGA干净的代码

在正式开始之前，我们先看看一位FPGA工程师的工作日常：开始设计代码开始写第一个always代码发现要增加一个信号，因此写第二个always,设计这个新增的信号回到第一个always上，继续完善这个代码开始写第三个always代码感觉第一个always有情况没考虑到一阵重新...

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2年前更新69次阅读

提问关于350MHz高速ADC采样异常的问题。

做了一个基于FPGA高速ADC采集的设计，其中ADC使用的是AD9434-500这个片子，FPGA使用的是XC7A100T-2FGG484I。ADC使用的时钟源是35...

关于350MHz高速ADC采样异常的问题。-ChipDebug

关于350MHz高速ADC采样异常的问题。-ChipDebug

关于350MHz高速ADC采样异常的问题。-ChipDebug

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3年前更新156次阅读

分享几个FPGA常用接口的动态图

觉得有趣就分享一下。1. SPI传输▲ 图1 SPI 数据传输▲ 图1.2 SPI数据传输（2）▲ 图1.3 SPI时序信号2. I²C传输▲ 图1.2.1 I2C...

分享几个FPGA常用接口的动态图-ChipDebug

分享几个FPGA常用接口的动态图-ChipDebug

分享几个FPGA常用接口的动态图-ChipDebug

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FPGA常见问题

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3年前发布44次阅读

提问verilog inout类型变量多分支赋值问题

在日常设计中常常遇见数据总线连接多个设备，比如数据总线共连接三个设备，在满足条件1时候读写设备1的数据，在满足条件2的时候，读写设备2的数据，在满足条件3时候，读写设备3数据。但是在顶层，如何连接数据总线则成了一个问题。
为了简化例程，我写了两...

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3年前更新122次阅读

Vivado时间 – 消除时钟悲观：理解，计算

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3年前发布54次阅读

为什么平台上没有讨论紫光的FPGA

想问下各位为什么平台上没有讨论紫光的FPGA

Pangomicro紫光同创

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3年前更新92次阅读

杭州某国家高新技术企业招聘FPGA专家，年薪18-24万

坐标：杭州钱江新城CBD交通：地铁直达，方便便利；工作：为新一代脉冲等离子电源研发提供FPGA硬件支持；团队：一个有理想有追求的研发团队相处轻松充分授权做你想做的公司的平台互相成就年薪 18-24万，本科要求FPGA至少2年工作经验，硕士应届毕业也可；

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3年前更新344次阅读

基于FPGA实现图像裁剪

1 几何变换介绍几何变换：从新规定图像内像素的几何排列方式。几何变换包括：缩放、旋转、平移等。这些变换一般用于校正图像处理...

基于FPGA实现图像裁剪-ChipDebug

基于FPGA实现图像裁剪-ChipDebug

基于FPGA实现图像裁剪-ChipDebug

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3年前发布76次阅读

提问pynq z2使用spi slave模式相關問題

目前pynq z2使用spi的slave模式，但在跟dsp溝通的時候會有問題。我們原先猜測是會多一個0在最前面，像是我原先要傳 1111111111111111 結果會變成 0111111111111111，多的1會被推到下一列，試著手動全部往前推一位後仍然會一些有錯誤，不知道這個問題是甚麼導...

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等级-LV1-ChipDebug

3年前更新189次阅读

Intel/Altera 系列FPGA简介

概述自从Altera被Intel收购后，似乎放弃了整个中国市场，Altera市场占有率被其他FPGA厂家所侵蚀，国内目前还有一些公司用Altera...

Intel/Altera 系列FPGA简介-ChipDebug

Intel/Altera 系列FPGA简介-ChipDebug

Intel/Altera 系列FPGA简介-ChipDebug

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Intel/Altera 系列FPGA简介-ChipDebug

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3年前更新223次阅读

xilinx FPGA平台DDR3设计教程之仿真与综合

文档有点老，但是DDR3相关的基础知识也就那么多。换成vivado也差不多。xilinx平台DDR3设计教程之仿真篇_中文版教程链接:xilinx平台DDR3设计教程之综合篇_中文版教程链接:

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