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wanakaka
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wanakaka
2年前更新
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最全最权威的vivado官方入门教程《vivado从此开始》pdf书、视频教程和ppt
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wanakaka
4年前发布
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【论文推荐】基于FPGA的人体行为识别系统的设计
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wanakaka
3年前更新
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全网最全的 IEEE verilog VDHL 和 system verilog 标准下载
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wanakaka
7个月前更新
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allegro精确画圆形边框
1.显示原点位置：
2.class-subclass依次选择Board Geometry-Outline
3.菜单ADD---Circle,右侧option,依次设置如下，如图可设置为...
+1
PCB设计
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wanakaka
7个月前更新
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Allegro标注板框（圆弧）及删除尺寸的步骤
标注尺寸方法：
1， 点击“Dimension Environment”，如下图。 （或者工具栏manufacture->Dimension Environment）
然后鼠标...
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PCB设计
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wanakaka
12个月前发布
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EDA工具链：一款颠覆认知的FPGA或数字IC开源开发工具
前言
最近发现了一款非常强大的 EDA 开发工具，它甚至有些颠覆我对RTL开发Flow的认知。国产EDA 工具能达到这样的水准，实在令人...
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Anlogic-安路
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wanakaka
1年前更新
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Cadence17.2 ＞ Allegro ＞ 检查PCB Layout信号线组等长及查看delay
目录
第一步：选择Cmgr图标：
第二步：双击Net下面的Relative Propagation Delay
第三步：右键点击Dsn行，选择Analyze，然后就可...
PCB设计
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wanakaka
1年前更新
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cadence – 在allegro中出报告(Padstack Usage Report)来辅助制作orcad原理图封装
文章目录 cadence - 在allegro中出报告(Padstack Usage Report)来辅助制作orcad原理图封装 概述 笔记 做PCB封装 出报告 - Padsta...
+12
PCB设计
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wanakaka
1年前更新
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Cadence 16.6 Allegro中Static Phase和Relative Propagation Delay的区别
目录
1. 使用Relative Propagation Delay约束差分线TX+_GP0和TX-_GP0
2. 使用Static Phase约束差分线TX+_GP0和TX-_GP0
3. 几点结...
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PCB设计
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wanakaka
1年前更新
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ALLEGRO等长时如何将PIN DELAY和VIA长度计算在内
在PCB设计中，对于时序要求严格的线路，Via和IC pin delay的长度必须得到重视，通过下面的操作，可将Via和Pin delay加入到线路长...
PCB设计
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wanakaka
1年前更新
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C2000基于EMIF总线扩展FPGA
看了一下网上基于C2000系列DSP的EMIF扩展FPGA的例子还是比较少的，学习了一下。这里分享一个基于8位EMIF的C2000系列DSP扩展FPGA...
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Anlogic-安路
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wanakaka
1年前更新
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Cadence（九）17.4规则与间距设置
目录
1.布线规则
2.NECK走线
3.差分走线相关设置
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PCB设计
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