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wanakaka
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他很忙，正在debug...
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wanakaka
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Cadence17.2 ＞ Allegro ＞ 检查PCB Layout信号线组等长及查看delay
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第一步：选择Cmgr图标：
第二步：双击Net下面的Relative Propagation Delay
第三步：右键点击Dsn行，选择Analyze，然后就可...
PCB设计
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wanakaka
1年前更新
780次阅读
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Allegro 设置Spacing间距规则汇总
废话不多说，直接上图说明：
因为allegro约束规则还是比较细致，特别是间距规则设置比较多，所以一定要搞明白。
1.差分对的对内...
+2
PCB设计
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wanakaka
1年前更新
770次阅读
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Cadence（九）17.4规则与间距设置
目录
1.布线规则
2.NECK走线
3.差分走线相关设置
+11
PCB设计
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wanakaka
1年前更新
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AD20差分线等长布线的方法
AD20差分线等长布线的方法 一、 设置差分线 前提 原理图 PCB 二、 等长等距设置
一、 设置差分线
前提
差分线的设置仅仅是为了在...
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PCB设计
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wanakaka
2年前更新
635次阅读
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基于FPGA实现UDP协议（包含源工程文件）
01概括网上关于UDP和TCP的优缺点对比其实很多，可以自行搜索，本文简要概括一下优缺点。TCP优点是稳定，接收端接收到TCP数据报文...
+31
Anlogic-安路
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wanakaka
2年前更新
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精
最全最权威的vivado官方入门教程《vivado从此开始》pdf书、视频教程和ppt
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wanakaka
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AD等长设计及xSignal设置
AD等长设计
工具介绍
xSignal Wizard在单一源元件和多个目标元件之间创建xSignal。Wizard使用一种面向元件的方法识别潜在的xSign...
+17
PCB设计
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wanakaka
1年前更新
386次阅读
关注
ALLEGRO等长时如何将PIN DELAY和VIA长度计算在内
在PCB设计中，对于时序要求严格的线路，Via和IC pin delay的长度必须得到重视，通过下面的操作，可将Via和Pin delay加入到线路长...
PCB设计
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wanakaka
4年前更新
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关注
安路Anlogic FPGA从入门到放弃
8个用户LED被74HC595芯片驱动且高电平点亮LED，如下图所示。74HC595芯片由8位移位寄存器和8位锁存器组成，通过控制CLK、LATCH、D...
+13
Anlogic-安路
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wanakaka
1年前更新
278次阅读
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Cadence Allegro Xnet的创建详细教程
Xnet是指在无源器件的两端，两个不同的网络，但是本质上其实是同一个网络的这种情况。比如一个源端串联电阻或者串容两端的网络。...
+2
PCB设计
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wanakaka
12个月前发布
277次阅读
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EDA工具链：一款颠覆认知的FPGA或数字IC开源开发工具
前言
最近发现了一款非常强大的 EDA 开发工具，它甚至有些颠覆我对RTL开发Flow的认知。国产EDA 工具能达到这样的水准，实在令人...
+19
Anlogic-安路
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wanakaka
2年前更新
249次阅读
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FPGA PCIE 入门资料 —— PCI Express 体系结构导读.pdf 和 全网最全的PCIE 标准
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