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Lattice-莱迪斯-ChipDebug

Lattice-莱迪斯

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莱迪思半导体公司是美国的一家半导体公司，专门从事低功耗，现场可编程门阵列的设计和制造。

Lattice-莱迪斯-ChipDebug

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8年前发布55次阅读

如何将一个LVPECL时钟源连接到一个格子SerDes参考时钟（这是一个CML输入）？

LVPECL（低电压，正射极耦合逻辑）具有约1.8V的共模。这只能通过添加AC耦合来消除时钟源的DC偏置而与LATICESC CML（共模逻辑）的1.2V偏置兼容。这可以在一个串联电容器或直流耦合电路板上完成。LVPECL比CML具有更高的摆幅，因此它需要一个电阻器终端网络来衰...

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8年前发布27次阅读

LatticeSC SERDES参考时钟（外部CML输入引脚）的典型上升时间是多少？

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8年前发布31次阅读

可以使用SERDES恢复clk（例如LatticeSC中的rxa_pclk或rxb_pclk或rx＃_sclk）来驱动通用FPGA逻辑吗？

从输入线数据中提取SERDES恢复时钟（例如LatticeSC或LatticeECP3）。每个频道都有自己的恢复时钟。。即使在完全同步的系统中，它也不具有与系统参考时钟相同的质量。。通常，恢复的时钟用于捕获数据并将数据移交给FPGA端。。如果FPGA逻辑（如数据发生器（PRBS...

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8年前发布21次阅读

什么是用于为LatticeSC提供信道传输偏移的SERDES通道？

LatticeSC SERDES具有一个通道，可在器件的所有通道上实现仅200ps的发送偏移。这种严格的发送偏移使得LatticeSC器件可用于许多基于SERDES的并行应用，如PCI Express和SFI-5。实现这种偏斜控制水平有两个重要的要求。
FPGA源refclk必须用于SERDES参考时钟。
必...

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8年前发布26次阅读

莱迪思SC / M数据手册（DS1005）将光纤通道用户引用到数据手册的XAUI部分。莱迪思SC / M器件中光纤通道和XAUI操作模式之间的关系是什么？

PCS和物理层的10 Gb光纤通道规范与10 GbE / XAUI协议相同。这就是为什么LatticeSC / M XAUI / 10 GbE PCS模式与10 Gb光纤通道模式相同，以及为什么PCS的XAUI / 10 GbE模式也适用于10 Gb光纤通道应用。

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8年前发布32次阅读

为什么GBE PCS将状态机信号连接到低电平脉冲，即使SDED/PC接收到有效的8B10B编码字符？

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8年前发布34次阅读

我是否可以手动修改LatticeECP2M PCS自动配置文件而不是通过IPexpress PCS生成流程？

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8年前发布31次阅读

我可以在相同的LatticeECP2M SERDES / PCS QUAD通道上以不同的方式设置TX和RX的速率模式（一半或全部）吗？

IPexpress和生成的autoconfig文件始终以相同的速率模式（完整的一半）配置TX和RX。
只要您可以通过SCI总线访问PCS寄存器，就可以修改TX和RX之间的半速率/全速率设置。
最好的方法是在半速率模式下从IPexpress生成PCS，然后通过SCI为TX或RX通道禁用半速率位（C...

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8年前发布20次阅读

上电时触发器输出的状态是什么？我的设计寄存器的复位引脚既不与GSR也不与LSR相连

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8年前发布61次阅读

ispVM工具可以控制TCK占空比和频率吗？

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8年前发布70次阅读

如何在LATECI ECP3器件中使用和实现在单数据速率（SDR）模式中的固定延迟属性？

在SDR模式中，Delayb具有由该工具计算的固定值。该值将补偿从输入时钟缓冲器通过主或次（无边）时钟网络到输入IO寄存器的输入CLK PIN的延迟。Delayb值将根据时钟是否通向主时钟或次时钟网络而不同。您可以通过输入缓冲区的HDL“固定延迟”属性来实现延迟。这...

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8年前发布89次阅读

如何从LatticeECP2 / M器件中的主IO（PIO）实现边沿时钟路由？

您需要在专用站点中找到支持直接访问边缘时钟脊的输入缓冲区。这适用于为IDDR / ODDR等特殊元件以及CLKDIV模块提供时钟的PIO。
通常，您需要在输入缓冲区时钟输出上指定EDGE首选项：
使用EDGE NET“clkin”;
如果输入缓冲区不在边沿时钟专用位置，则PAR中将显...

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8年前发布17次阅读

我是否需要针对不同的CPRI数据速率重新生成LatticeECP2M SERDES / PCSQUAD IPexpress模型。我可以在运行中重新编写PCS寄存器以支持不同的CPRI数据速率吗？

在LatticeECP2M设计中，您可以使用SCI intertace重新编程PCS以获得不同的CPRI速率，而无需在IPexpress中重新生成PCS。实际上，这就是当前的CPRI演示所做的（通过SCI寄存器访问支持3种速率）。。请注意，LatticeSC flexiPCS不是这种情况，因为寄存器接口无法更...

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8年前发布19次阅读

我能在VHDL中生成MICO32源代码吗？

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8年前发布18次阅读

为什么我不能将JTAG UART激活的LatticeMico32代码部署到非易失性存储器？

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8年前发布34次阅读

在使用DDR SDRAM内存控制器IP时，如何修改内存CAS延迟值？

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8年前发布36次阅读

为什么格子软件不能识别项目文件中的“ES”型设备？

当将现有项目文件加载到ISPLIVER或菱形的新版本时，您可能会得到以下类型的消息：“这个EDIF”项目最后被设备“LFE2M35E-5F44CES”保存，这是ISPLAVER的安装所不支持的。上面的“LFE2M35E-5F44CES”设备是指工程样品（“ES”结束）。ISPLIVER的基本安装不支持...

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8年前发布62次阅读

为什么Map报告有关连接到PAD和非PAD加载的输入的错误？

什么时候
地图
报告类型错误：
@E：BN245：“c：\ temp \ c95734 \ video_pass_through.vhd”：59：2：59：8 |芯片上的端口'RCLK_in''Video_Pass_Through'驱动1个PAD加载和482个非PAD loadProcess占用0h：00m：02s实时，0：00：02s cputime

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8年前发布34次阅读

我可以在模拟中模拟开漏IO吗？

开漏IO将输出驱动为高电平为“Z”，驱动为低电平为“0”。当多个设备连接到总线时，通常使用这种类型的IO。
在没有开漏选项的器件上，您可以使用IO上的输出使能（OE）模拟开漏电路。。这是一个例子：assign myoutput =（myenable）？。1'b0：1'bz;

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8年前发布39次阅读

我如何使用ispMACH4000全局时钟？

ispMACH4000全局时钟信号是低偏斜信号。拥有这些专用时钟资源的优点是它们可以节省宏单元和路由资源。
您不需要做任何特殊的事情来利用这些时钟。。相反，您只需像设计中通常那样实现时钟，然后使用约束编辑器将它们连接到全局时钟引脚。

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8年前发布45次阅读

为什么保持分析使用不同的速度等级？

运行保持分析时，默认的速度等级运行是-M。 -M速度等级是整个过程中速度最快的设备，通常是保持分析的最差情况。。理想情况下，在查看保持分析时，IO时序报告应该在扫描所有速度等级时运行，以查找最坏情况路径。

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4年前更新54次阅读

为什么在diamond软件中有两个跟踪报告？

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8年前发布25次阅读

我在哪里可以找到RTL编码示例？

Diamond附带的莱迪思器件有许多编码示例。从Diamond项目导航器转到下拉菜单文件 - >打开示例，选择感兴趣的系列和源代码条目。

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8年前发布19次阅读

如何定义已注册总线到IO的偏差？

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8年前发布37次阅读

我是一位经验丰富的FPGA设计师，但对Lattice来说是新手。有没有文件让我入手？

安装ispLEVER软件后，请查看我们的在线帮助或安装目录中的FPGA设计指南：C：\ ispTOOLS \ ispcpld \ manuals \ fpga_design_guide.pdf您还可以找到供应商软件的交叉参考表工具功能。
您还可以在以下位置找到许多设计示例：C：\ ispTOOLS \ examples

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8年前发布9次阅读

什么是自动保持时间校正设置在PAR？

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8年前发布47次阅读

如何确定正在使用的时钟资源？

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8年前发布16次阅读

如何确定我是否有正宗的莱迪思器件？

为了确保您收到正宗的莱迪思设备，请始终通过我们的莱迪思销售办事处或经批准的分销商进行购买。要找到离你最近的办公室，请参考
销售定位器
。
如果您对自己的设备有疑问，请拍下顶部和底部的照片并提交

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8年前发布30次阅读

我在哪里可以找到设备的机械图纸？

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8年前发布48次阅读

设备的FIT率是多少？

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