FPGA CPLD资料源码分享

FPGA CPLD资料源码分享-ChipDebug

FPGA CPLD资料源码分享

帖子 313互动 324关注 31

FPGA CPLD资料源码分享-ChipDebug

2名版主发布

等级-LV3-ChipDebug

2年前更新5次阅读

verilog VHDL中的状态机设计技巧

该帖子部分内容已隐藏

评分

等级-LV3-ChipDebug

2年前更新5次阅读

FPGA/CPLD 数字电路设计经验分享.pdf

该帖子部分内容已隐藏

付费阅读

3积分

在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解 RTL 电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。

评分

等级-LV2-ChipDebug

2年前发布23次阅读

FPGA进阶级资料教程综合资料.7z

该帖子部分内容已隐藏

评分

等级-LV3-ChipDebug

2年前更新7次阅读

PCIe扫盲——PCI总线配置周期产生和配置寄存器

PCIe 上一篇文章中也是说到了，I/O Address Space的空间很有限（64KB），所以一般在I/O Space中都有两个寄存器，第一个指向要操作的内...

PCIe扫盲——PCI总线配置周期产生和配置寄存器-ChipDebug

PCIe扫盲——PCI总线配置周期产生和配置寄存器-ChipDebug

PCIe扫盲——PCI总线配置周期产生和配置寄存器-ChipDebug

评分

等级-LV3-ChipDebug

2年前更新2次阅读

PCIe扫盲——物理层电气部分基础（一）

PCIe 之所以把物理层电气部分的文章放在链路初始化与训练文章的后面，是因为这一部分涉及到一些相关的概念，如Beacon Signal、LTSSM等...

PCIe扫盲——物理层电气部分基础（一）-ChipDebug

PCIe扫盲——物理层电气部分基础（一）-ChipDebug

PCIe扫盲——物理层电气部分基础（一）-ChipDebug

+4

PCIe扫盲——物理层电气部分基础（一）-ChipDebug

评分

等级-LV3-ChipDebug

2年前更新6次阅读

FPGA设计的指导性原则.pdf

该帖子部分内容已隐藏

评分

等级-LV3-ChipDebug

2年前更新5次阅读

Quartus II 中管脚上拉电阻（弱上拉）的设置方法

该帖子部分内容已隐藏

评分

等级-LV2-ChipDebug

2年前发布35次阅读

FPGA学习资料开发文集分享

该帖子部分内容已隐藏

评分

等级-LV3-ChipDebug

2年前更新4次阅读

5 分钟学会使用 CPLD

该帖子部分内容已隐藏

评分

等级-LV3-ChipDebug

2年前更新4次阅读

CPLD – FPGA的开发与应用.pdf

该帖子部分内容已隐藏

评分

等级-LV2-ChipDebug

2年前发布84次阅读

综合与时序分析的设计约束 —— Synopsys 设计与约束（SDC）实用指南.pdf

该帖子部分内容已隐藏

1

等级-LV3-ChipDebug

2年前更新5次阅读

PCIe扫盲——66MHz的PCI总线与其技术瓶颈

PCIe 为了能够取得更高的带宽，新版本的PCI Spec将PCI总线提高到了64-bit并将频率提高到了66MHz，最高支持533MB/s。下图描述的是一个...

PCIe扫盲——66MHz的PCI总线与其技术瓶颈-ChipDebug

评分

等级-LV3-ChipDebug

2年前更新8次阅读

SOPC 系统设计入门教程.pdf

该帖子部分内容已隐藏

评分

上一页 1…9 1011跳转