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2年前发布
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uriscv – 另一个开源的可在FPGA上运行的小型 RISC-V CPU verilog源码
简单、小型、多周期的 32 位 RISC-V CPU 实现。大多数指令需要 2 个周期,除了需要 4 个以上周期的加载/存储(取决于内存延迟)和最多可能需要 34 个周期的除法。特征32 位 RISC-V ISA CPU 内核。支持 RISC-V 的整数 (I)、乘除法 (M) 和 CSR 指令 (Z) 扩展 (R...
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chipdebug
2年前发布
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FPGA上可以用的开源的32 位 RISC-V ISA CPU 内核verilog代码
iRISC-V - 32 位双发 RISC-V CPUGithub:http: //github.com/ultraembedded/biriscv特征32 位 RISC-V ISA CPU 内核。超标...
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chipdebug
2年前更新
102次阅读
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一个用 Verilog 编写的 32 位 RISC-V 内核和一个支持 RV32IM 的指令集模拟器
一个用 Verilog 编写的 32 位 RISC-V 内核和一个支持 RV32IM 的指令集模拟器。该内核已针对协同仿真模型进行了测试,并在 FPGA ...
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chipdebug
1年前更新
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xilinx FPGA上可用开源的 AXI SPI-Flash XIP 接口verilog源码
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chipdebug
1年前更新
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FPGA上的开源 10/100 Mbps 以太网 MAC IP verilog 源码
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2个月前更新
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基于FPGA的视频播放器
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24天前更新
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FPGA上开源的高性能JPEG解码器verilog源代码免费分享
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FPGA上的AXI-4接口的RAM Tester 测试 verilog源码
这是个用于在32位的AXI-4总线上进行内存性能读写测试的IP Core.它也能用于读写校验。访问是通过AXI-4突发操作完成的。简单用例如下:##################################################################
# run_ram_test: Write pattern to RAM array
######...
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chipdebug
45天前更新
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在FPGA上实现轻量级的AXI-4接口的DDR3控制器开源代码
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4个月前更新
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在Xilinx Artix-7 FPGA上实现DP接口(DisplayPort)的开源代码
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