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FPGA CPLD
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FPGA开源项目
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chipdebug
3年前更新
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HDLC (High-level Data Link Control) VHDL 源码分享
HDLCHDLC（高级数据链路控制）是一组用于在点对点节点之间传输同步数据包的协议。在这个控制器中，数据被组织成帧。HDLC 协议位...
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chipdebug
3年前更新
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分享个wishbone接口的HDLC 协议 VHDL源码
前面分享了一个HDLC协议源码https://chipdebug.com/forum-post/40912.html，这里再分享个wishbone接口的HDLC 协议 verilog 源码...
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chipdebug
3年前发布
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FPGA上最简单的 DVI / HDMI frame_buffer(帧缓冲区)开源代码
该组件允许将 DVI/HDMI 输出添加到您的 FPGA 项目中。IP 从外部 AXI-4 内存目标获取像素数据，并转换为适合从 FPGA 驱动 DVI 或 ...
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chipdebug
3年前更新
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适用于xilinx FPGA的 FTDI FT245 同步异步 FIFO 桥接源码
FTDI FT245 同步/异步 FIFO 桥该组件提供了从 FTDI 异步或同步 FIFO 接口（例如在 FT245 或 FT2232 上找到）到 AXI4 主设备和 GPIO 接口的桥接。FT2232 等设备必须使用 FTDI 的 FT_PROG EEPROM 编程工具切换到 FIFO 模式。支持它的 FTDI 设备的异步和同步模式...
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Randal
6个月前更新
137次阅读
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FPGA开源项目 – USB3.0回环传输测试
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jenmyliu
2年前更新
90次阅读
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FPGA实现电机霍尔编码器模块
一. 简介
想要知道直流电机的转速，就需要用到编码器，常用的编码器有霍尔和光电两种，但是光电编码器比较贵(性能好于霍尔)，所...
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jenmyliu
2年前更新
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FPGA实现直流电机驱动(速度位置控制)
一. 简介
本篇文章将介绍如何使用FPGA实现一个直流有刷电机控制器，主要包括 速度控制 和 角度控制(好像在无刷电机控制中，习惯...
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chipdebug
2年前更新
124次阅读
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FPGA上的开源 10/100 Mbps 以太网 MAC IP verilog 源码
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chipdebug
6个月前更新
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可以在各种FPGA上运行的开源逻辑分析仪
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Zedddd
1个月前发布
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AXI4总线互联模块源码
最近写了个支持在多家公司器件平台上使用的AXI4_INTERCONENCT模块，支持功能:可自定义ID、数据和地址位宽度它支持地址空间的仲裁索引它支持跨时钟域转换它支持数据位宽转换顶层文件axi_interconnect.v支持软件生成配置缺陷:当前版本不支持乱序爆发。cache、lo...
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jenmyliu
2年前更新
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FPGA实现平衡小车
一. 硬件介绍
底板资源:
TB6612电机驱动芯片 * 2
MPU6050陀螺仪
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jenmyliu
2年前更新
72次阅读
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FPGA实现MPU6050姿态解算
一. 简介
在之前的文章中(很久之前了(CSND中))，已经通过FPGA获取到了MPU6050的六轴数据: 三轴加速 和 三轴角速度，但是没有对它进行然后处理。那么在本篇文章中，将利用Cordic算法来进行姿态解算。
二. 踩坑分享
在进行姿态解算分享之前，先分享一个踩坑...
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chipdebug
6个月前更新
312次阅读
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在FPGA上实现轻量级的AXI-4接口的DDR3控制器开源代码
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chipdebug
10个月前更新
221次阅读
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在Xilinx Artix-7 FPGA上实现DP接口（DisplayPort）的开源代码
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jenmyliu
2年前更新
119次阅读
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FPGA实现PID控制算法
一. 简介
相信大家对于PID控制算法，都不感到陌生了，平衡车就是靠它平衡起来的，还有飞控的平衡算法也是它，以及FOC中的闭环控...
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chipdebug
3年前更新
26次阅读
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FPGA实现MMC（和衍生标准）主机控制器的开源代码
进行中的工作 - 基本上可以正常工作但尚未完成稳定版本。特征1 位 / 4 位数据模式。大扇区缓冲区（用于多个扇区读取或写入）。AXI-4 DMA。当前bugsDMA：不支持卡写入模式（仅作为从卡读取的功能）。鲁棒性：目前不检查传入响应的 CRC7 / CRC16。写入：多扇区...
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jenmyliu
2年前更新
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FPGA实现Cordic算法求解arctanθ
一. 简介
由于在项目中需要使用的MPU6050，进行姿态解算，计算中设计到arctan 和 sqr(x*2 + y * 2),这两部分的计算，在了解了...
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brianway
2年前更新
106次阅读
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雷达抗干扰FPGA实现（项目工程源代码免费下载）
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wndcld
12个月前发布
66次阅读
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开源Verilog可重用CBB模块（带仿真平台）分享
TinyCBB使用教程TinyCBB （微型Common Building Block）中包含很多verilog语言编写的可重用RTL模块。包括但不限于累加器、仲裁器、有/无符号运算、异步逻辑同步器、CIC/FIR滤波器、格雷码/独热码转换器、CRC/PRBS生成器/检测器、ECC编解码器、同步/异步/字节/...
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chipdebug
8个月前更新
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基于FPGA的视频播放器
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chipdebug
2年前更新
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xilinx FPGA上可用开源的 AXI SPI-Flash XIP 接口verilog源码
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chipdebug
3年前发布
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开源的可用于FPGA的usb 协议监听IP
这个IP核是一个 HS/FS USB2.0 分析器（USB 总线嗅探器）。该内核监控 UTMI 接口并通过 AXI-4 总线主接口将看到的流量记录到内存缓冲区。可以连续提取日志格式（连续捕获模式），或者当内存缓冲区已满时内核可以停止捕获（单次模式）。使用 AXI4-Lite 从接口执...
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Poison
2年前更新
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以太网IP核代码（verilog）
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chipdebug
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FPGA实现USB转UART串口的开源代码
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chipdebug
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开源的ZYNQ核心板
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chipdebug
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使用FPGA实现Sigma-Delta ADC 论文源码免费分享
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chipdebug
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FPGA上开源的高性能JPEG解码器verilog源代码免费分享
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hfhan
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【开源】竖亥：实测FPGA平台上HBM的惊人带宽！
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chipdebug
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xilinx FPGA上可以使用的UART 转 AXI 调试桥接verilog源码
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Poison
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FPGA/IC优质开源项目（三）AXI
今天主要介绍AXI的开源项目1Alexforencich的AXI介绍主要包含AXI-lite，AXI，包含crossbar以及interconnect等，完成度非常高，语言为Verilog。主要文件以及仓库地址如下：rtl/arbiter.v : Parametrizable arbiter
rtl/...
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