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FPGA开源项目-ChipDebug

FPGA开源项目

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FPGA开源项目

FPGA开源项目-ChipDebug

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等级-LV1-ChipDebug

6个月前更新15次阅读

FPGA实现MPU6050姿态解算

一. 简介
在之前的文章中(很久之前了(CSND中))，已经通过FPGA获取到了MPU6050的六轴数据: 三轴加速和三轴角速度，但是没有对它进行然后处理。那么在本篇文章中，将利用Cordic算法来进行姿态解算。
二. 踩坑分享
在进行姿态解算分享之前，先分享一个踩坑...

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等级-LV1-ChipDebug

17天前发布8次阅读

开源Verilog可重用CBB模块（带仿真平台）分享

TinyCBB使用教程TinyCBB （微型Common Building Block）中包含很多verilog语言编写的可重用RTL模块。包括但不限于累加器、仲裁器、有/无符号运算、异步逻辑同步器、CIC/FIR滤波器、格雷码/独热码转换器、CRC/PRBS生成器/检测器、ECC编解码器、同步/异步/字节/...

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等级-LV3-ChipDebug

10个月前更新72次阅读

基于FPGA的视频播放器

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等级-LV1-ChipDebug

6个月前更新11次阅读

FPGA实现直流电机驱动(速度位置控制)

一. 简介
本篇文章将介绍如何使用FPGA实现一个直流有刷电机控制器，主要包括速度控制和角度控制(好像在无刷电机控制中，习惯...

FPGA实现直流电机驱动(速度位置控制)-ChipDebug

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等级-LV3-ChipDebug

5个月前更新131次阅读

在Xilinx Artix-7 FPGA上实现DP接口（DisplayPort）的开源代码

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等级-LV3-ChipDebug

10个月前更新144次阅读

在FPGA上实现轻量级的AXI-4接口的DDR3控制器开源代码

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等级-LV3-ChipDebug

10个月前更新31次阅读

xilinx FPGA上可用开源的 AXI SPI-Flash XIP 接口verilog源码

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等级-LV3-ChipDebug

2年前发布26次阅读

开源的可用于FPGA的usb 协议监听IP

这个IP核是一个 HS/FS USB2.0 分析器（USB 总线嗅探器）。该内核监控 UTMI 接口并通过 AXI-4 总线主接口将看到的流量记录到内存缓冲区。可以连续提取日志格式（连续捕获模式），或者当内存缓冲区已满时内核可以停止捕获（单次模式）。使用 AXI4-Lite 从接口执...

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等级-LV2-ChipDebug

10个月前更新139次阅读

以太网IP核代码（verilog）

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等级-LV3-ChipDebug

10个月前更新100次阅读

可以在各种FPGA上运行的开源逻辑分析仪

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等级-LV3-ChipDebug

10个月前更新70次阅读

FPGA实现USB转UART串口的开源代码

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等级-LV3-ChipDebug

10个月前更新120次阅读

开源的ZYNQ核心板

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等级-LV3-ChipDebug

10个月前更新104次阅读

使用FPGA实现Sigma-Delta ADC 论文源码免费分享

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等级-LV3-ChipDebug

10个月前更新70次阅读

FPGA上开源的高性能JPEG解码器verilog源代码免费分享

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等级-LV1-ChipDebug

10个月前更新83次阅读

雷达抗干扰FPGA实现（项目工程源代码免费下载）

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等级-LV3-ChipDebug

10个月前更新88次阅读

FPGA上的开源 10/100 Mbps 以太网 MAC IP verilog 源码

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等级-LV2-ChipDebug

10个月前更新45次阅读

【开源】竖亥：实测FPGA平台上HBM的惊人带宽！

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等级-LV3-ChipDebug

10个月前更新18次阅读

xilinx FPGA上可以使用的UART 转 AXI 调试桥接verilog源码

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等级-LV1-ChipDebug

6个月前更新33次阅读

FPGA实现PID控制算法

一. 简介
相信大家对于PID控制算法，都不感到陌生了，平衡车就是靠它平衡起来的，还有飞控的平衡算法也是它，以及FOC中的闭环控...

FPGA实现PID控制算法-ChipDebug

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等级-LV3-ChipDebug

2年前更新10次阅读

FPGA实现MMC（和衍生标准）主机控制器的开源代码

进行中的工作 - 基本上可以正常工作但尚未完成稳定版本。特征1 位 / 4 位数据模式。大扇区缓冲区（用于多个扇区读取或写入）。AXI-4 DMA。当前bugsDMA：不支持卡写入模式（仅作为从卡读取的功能）。鲁棒性：目前不检查传入响应的 CRC7 / CRC16。写入：多扇区...

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2年前发布33次阅读

FPGA上最简单的 DVI / HDMI frame_buffer(帧缓冲区)开源代码

该组件允许将 DVI/HDMI 输出添加到您的 FPGA 项目中。IP 从外部 AXI-4 内存目标获取像素数据，并转换为适合从 FPGA 驱动 DVI 或 ...

FPGA上最简单的 DVI / HDMI frame_buffer(帧缓冲区)开源代码-ChipDebug

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等级-LV2-ChipDebug

2年前更新104次阅读

FPGA/IC优质开源项目（三）AXI

今天主要介绍AXI的开源项目1Alexforencich的AXI介绍主要包含AXI-lite，AXI，包含crossbar以及interconnect等，完成度非常高，语言为Verilog。主要文件以及仓库地址如下：rtl/arbiter.v : Parametrizable arbiter
rtl/...

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10个月前更新61次阅读

如何将 FPGA 变成 USB 数据采集板

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10个月前更新113次阅读

FPGA/IC优质开源项目（二）

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8个月前更新28次阅读

FPGA开源项目 – USB3.0回环传输测试

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等级-LV3-ChipDebug

2年前更新28次阅读

FPGA上的AXI-4接口的RAM Tester 测试 verilog源码

这是个用于在32位的AXI-4总线上进行内存性能读写测试的IP Core.它也能用于读写校验。访问是通过AXI-4突发操作完成的。简单用例如下：##################################################################
# run_ram_test: Write pattern to RAM array
######...

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2年前更新187次阅读

FPGA/IC开源网站推荐

之前零零散散的推荐过相关的网站和开源项目，现在汇总一下几个特别优秀的开源项目或者网站。具体的网站概述和基本操作见视频，视频有点长。OpenCores开源IP聚集地，里面有大量I2C，SPI，CAN，微处理器等IP，视频中的I2C代码经常会被开源处理器调用，有Veril...

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2年前更新40次阅读

AXI-Stream的IP核

今天带来的开源IP是AXI-Stream 语言：Verilog来源：https://github.com/alexforencich/verilog-axis/介绍：AXI Stream 总线组件的集合。大多数组件的接口宽度都可以完全参数化。包括带有智能总线协同仿真端点的完整 MyHDL 测试平台。特点：AXI stream bus wi...

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2年前更新79次阅读

一个用 Verilog 编写的 32 位 RISC-V 内核和一个支持 RV32IM 的指令集模拟器

一个用 Verilog 编写的 32 位 RISC-V 内核和一个支持 RV32IM 的指令集模拟器。该内核已针对协同仿真模型进行了测试，并在 FPGA ...

一个用 Verilog 编写的 32 位 RISC-V 内核和一个支持 RV32IM 的指令集模拟器-ChipDebug

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2年前发布88次阅读

FPGA上可以用的开源的32 位 RISC-V ISA CPU 内核verilog代码

iRISC-V - 32 位双发 RISC-V CPUGithub：http: //github.com/ultraembedded/biriscv特征32 位 RISC-V ISA CPU 内核。超标...

FPGA上可以用的开源的32 位 RISC-V ISA CPU 内核verilog代码-ChipDebug

FPGA上可以用的开源的32 位 RISC-V ISA CPU 内核verilog代码-ChipDebug

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