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chipdebug
2年前更新
102次阅读
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一个用 Verilog 编写的 32 位 RISC-V 内核和一个支持 RV32IM 的指令集模拟器
一个用 Verilog 编写的 32 位 RISC-V 内核和一个支持 RV32IM 的指令集模拟器。该内核已针对协同仿真模型进行了测试,并在 FPGA ...
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chipdebug
2年前发布
113次阅读
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FPGA上可以用的开源的32 位 RISC-V ISA CPU 内核verilog代码
iRISC-V - 32 位双发 RISC-V CPUGithub:http: //github.com/ultraembedded/biriscv特征32 位 RISC-V ISA CPU 内核。超标...
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chipdebug
2年前发布
73次阅读
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uriscv – 另一个开源的可在FPGA上运行的小型 RISC-V CPU verilog源码
简单、小型、多周期的 32 位 RISC-V CPU 实现。大多数指令需要 2 个周期,除了需要 4 个以上周期的加载/存储(取决于内存延迟)和最多可能需要 34 个周期的除法。特征32 位 RISC-V ISA CPU 内核。支持 RISC-V 的整数 (I)、乘除法 (M) 和 CSR 指令 (Z) 扩展 (R...
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vishva
2年前更新
86次阅读
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FPGA/IC优质开源项目(七)综合
导言本期主要带来VHDL的开源项目,也是第一次集中发VHDL的IP,包括:AXI-full(VHDL),AXI-lite(VHDL),Datamover(VHDL),M...
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vishva
2年前更新
82次阅读
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FPGA/IC优质开源项目(四)Corundum
1基本介绍Corundum 是一种基于 FPGA 的开源、高性能 NIC 和网络计算平台。功能包括高性能数据路径、10G/25G/100G 以太网、PCI ...
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chipdebug
2年前更新
37次阅读
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适用于xilinx FPGA的 FTDI FT245 同步异步 FIFO 桥接源码
FTDI FT245 同步/异步 FIFO 桥该组件提供了从 FTDI 异步或同步 FIFO 接口(例如在 FT245 或 FT2232 上找到)到 AXI4 主设备和 GPIO 接口的桥接。FT2232 等设备必须使用 FTDI 的 FT_PROG EEPROM 编程工具切换到 FIFO 模式。支持它的 FTDI 设备的异步和同步模式...
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chipdebug
2年前更新
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HDLC (High-level Data Link Control) VHDL 源码分享
HDLCHDLC(高级数据链路控制)是一组用于在点对点节点之间传输同步数据包的协议。在这个控制器中,数据被组织成帧。HDLC 协议位...
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chipdebug
2年前更新
6次阅读
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分享个wishbone接口的HDLC 协议 VHDL源码
前面分享了一个HDLC协议源码https://chipdebug.com/forum-post/40912.html,这里再分享个wishbone接口的HDLC 协议 verilog 源码...
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chipdebug
2年前更新
34次阅读
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FPGA上可以使用的开源USB-CDC 设备IP核 verilog源码分享
该组件是一个简单的 USB 外设接口(设备)实现,枚举为高速 (480Mbit/s) 或全速 (12Mbit/s) CDC-ACM 设备。该 IP 具有用于输入和输出数据的简单 FIFO 接口(有效、数据、接受),以及用于连接到 USB PHY 的 UTMI 接口。特征高速或全速 USB CDC 设备。硬件枚举...
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jenmyliu
1年前更新
32次阅读
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FPGA实现平衡小车
一. 硬件介绍
底板资源:
TB6612电机驱动芯片 * 2
MPU6050陀螺仪
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