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FPGA CPLD
FPGA常见问题
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FPGA常见问题，如仿真，时序，设计思路等。
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yzllee
2年前更新
129次阅读
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万字长文带你搞懂JTAG的门门道道
前言
JTGA这个东西IC和嵌入式靓仔们肯定是有用过的，但是对于JTAG内部的东西，以及实现如果不了解的，可以看看这篇文章。
之前和...
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forkwave
2年前更新
176次阅读
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精
set_input_delay如何约束？
首先还是需要明确一点，这个约束没有延迟的作用，如果需要对输入信号做延迟，就要使用IODELAY这种原语。
什么是input_delay？
...
+2
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followWinter
2年前更新
99次阅读
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【FPGA图像处理实战】- RGB与HSV互转
HSV颜色空间也是图像处理中常用一个颜色空间，主要应用于调色处理。 本文将介绍一下RGB与HSV互转，其中复杂度比“RGB与YUV互...
+1
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forkwave
2年前更新
34次阅读
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经过BUFGMUX的时钟该如何约束
时序场景如下图所示，clk0和clk1两个时钟输入，经过BUFGMUX后，输出到后面的逻辑，但同时clk0和clk1还分别驱动了其他逻辑。
此时...
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茶么么
1年前更新
29次阅读
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提问
用输出的完成标志位控制输入使能是否合理？
大家好，本人正在学习FPGA的基本知识，目前正在编写板子和上位机的UART串口通信环回程序，其中发送端的输入输出定义如下所示module uart_tx_fsm
#( parameter SYS_CLK_FREQ = 50_000_000, parameter BAUD_RATE = 9600
)( input i_sys_clk, input i_asyn_rst_n...
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毛毛是只好汪
1年前发布
28次阅读
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上板测试问题，新人请教
黑金XC7Z020B的板子将bit文件（功能是设置LED4闪烁）下到板子里后，LED4正常闪烁，为什么led1~led3都是微亮啊？ 我下载uart发送...
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wholeheart
1年前发布
48次阅读
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Modelsim仿真问题
modelsim的仿真中设置Yout的输出形式位Analog(Automatic)时出现Unable to retrive min/max values
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Firmware
1年前发布
7次阅读
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XCELIUMMAIN23.03.002（含patch）
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Noah
1年前发布
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功能仿真怎么查看内部信号
JLSF是工程顶层文件名DataTransform16_16是被JLSF例化的一个模块DataTransform16_16中的寄存器[15,0]Com信号，且不是该项目的输...
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邹瑞 eyUK
1年前发布
20次阅读
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有偿求助quartus函数信号发生器
纯新手用quartus写的函数信号发生器，在硬件实现出现了问题需要大佬帮忙解答
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Soton
1年前发布
65次阅读
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VCS run sim 报错
VCS run sim 报错 Error-[UCLI-FORCE-NODBG] Unable to force object提示加-debug_access+all， 在编译中加此选项后仍然报错，会停留在ucli 命令行，如果输入run，force 不生效。VCS 三步法编译仿真中，调用UCLI，在ucli文件中force 信号，会包上述error，解...
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小南鲸
1年前更新
14次阅读
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接口转换 将sramif模块中的bankA和bankB转换为AXI-Stream接口，应当如何解决这个问题？（求助大佬）
module sramif #(
聽 聽 聽parameter integer NUM_CPUS = 1,
聽 聽 聽parameter integer AXI_SRAM_ID = 12
)(
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sr_xh
12个月前发布
41次阅读
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modelsim添加的文件无法编译
求助，使用modelsim对工程进行仿真，把工程中所有的模块都添加后，无法编译，报错“ECHILD: no children”。这个是什么问题导致...
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FPGA常见问题
FPGA常见问题，如仿真，时序，设计思路等。
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