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FPGA CPLD
FPGA常见问题
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FPGA常见问题，如仿真，时序，设计思路等。
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Mr_taotie
2年前更新
20次阅读
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FPGA与数字IC求职知识准备 – 数字电路知识总结
前言本文整理了数字电路课程中的相关基本的知识点和较为重要的知识点，用于求职的数电部分的知识准备，差缺补漏。二进制数的算术...
+4
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starkwang
2年前更新
43次阅读
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时序收敛技巧之寄存器复制
1、何时需要复制寄存器？
在设计中的关键路径发现某个寄存器具有高扇出和高延迟时，使用寄存器复制是个不错的实现时序收敛的方法...
+7
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kikong
2年前更新
62次阅读
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基于Xlinx的时序分析与约束（8）—-关于时序路径、时钟悲观度和建立时间/保持时间的一些问题
写在前面
最近研究vivado里的时序分析路径时，发现了3个很有意思的问题。经过一番查找资料后，总算把问题搞明白了，在这里分享给...
+18
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kikong
2年前更新
127次阅读
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基于Xlinx的时序分析与约束（6）—-如何读懂vivado下的时序报告？
写在前面
在《基于Xlinx的时序分析与约束（3）----基础概念（下）》文章中写了一些时序分析的基础概念，同时还说了文章中提到的...
+8
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kikong
2年前更新
102次阅读
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基于Xlinx的时序分析与约束（5）—-衍生时钟约束
衍生时钟约束语法
衍生时钟（Generated Clocks，又称为生成时钟）是指由设计中已有的主时钟通过倍频、分频或者相移等操作后产生...
+12
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kikong
2年前更新
31次阅读
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基于Xlinx的时序分析与约束（4）—-主时钟约束
主时钟约束语法
主时钟约束，就是我们对主时钟（Primary Clock）的时钟周期进行约束（告诉综合工具布局布线的标准），这个约束是...
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kikong
2年前更新
54次阅读
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FPGA时序优化技术之重定时（Retiming）
介绍
重定时（Retiming）是一个智能过程，通过组合延迟路径向后和/或向前移动和平衡寄存器以获得最佳定时，同时保持电路的功能行...
+1
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kikong
2年前更新
35次阅读
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基于Xlinx的时序分析与约束（3）—-基础概念（下）
1、4种基本的时序路径
下图是一张典型的FPGA与上游器件、下游器件通信的示意图：
其可以划分为4条基本的数据路径，...
+3
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kikong
2年前更新
64次阅读
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Verilog语法之`define、`undef
在这篇文章《从几个简单例子聊聊Verilog的参数化设计（parameter、localparam和`define）》中已经讨论过 `define 的一些用法，但不太深入，所以今天再说道说道。在日常的编码过程中，常常碰到一个参数会被到处调用的情况，比如时钟的定义和...
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kikong
2年前更新
60次阅读
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Xilinx Vivado的RTL分析（RTL analysis）、综合（synthesis）和实现（implementation）的区别？
1、一般流程
Xilinx 的开发工具Vivado其实还是比较好上手的，在左边的设计流程导航已经把FPGA的开发过程按先后顺序给排列出来了...
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kikong
2年前更新
34次阅读
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基于Xlinx的时序分析与约束（2）—-基础概念（上）
目录
1、组合逻辑与时序逻辑
2、同步电路和异步电路
3、建立时间与保持时间
+1
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kikong
2年前更新
48次阅读
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基于Xlinx的时序分析与约束（1）—-什么是时序分析？什么是时序约束？什么又是时序收敛？
文章目录
写在前面
磨刀不误砍柴工
什么是时序分析？
+2
1
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Charlie_Jade
2年前更新
533次阅读
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Vivado里如何手动调整编译顺序
通常情况下，一旦创建好Vivado工程，添加了相应的RTL文件，Vivado会自动找到设计的顶层文件，正确地显示设计层次。在这个过程中...
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sigstar
2年前更新
15次阅读
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FPGA开发：DTHT11温湿度模块底层驱动编写
1.DTH11外形和参数
2. DHT11 通信方式
1. 单总线说明
DHT11 器件采用简化的单总线通信。单总线即只有一根数据线，系统中的数据...
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sigstar
2年前更新
5次阅读
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FPGA：逻辑函数的代数法化简
文章目录 逻辑函数的最简形式 逻辑函数的代数化简法 并项法 吸收法 消去法 配项法 示例1 示例2
逻辑函数的最简形式
1．化简逻辑...
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forkwave
2年前更新
52次阅读
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Verilog：parameter、localparam的区别和用法
一、区别
parameter: 可以在实例化时修改参数值
localparam:只能在当前模块使用，不能进行实例化
二、用法
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forkwave
2年前更新
19次阅读
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verilog小技巧之深度转化为位宽的function
function integer clogb2(input integer depth);begin
if(depth==0)
clogb2=1;
else if(depth!=0)
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Airkids_zz
2年前更新
168次阅读
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AMBA–AHB总线协议学习及Verilog实现与仿真（一）
1、AHB总线概述
AHB：Advanced High-performance Bus,即高级高性能总线。AHB总线是SOC芯片中应用最为广泛的片上总线。下图是一个...
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vishva
2年前更新
213次阅读
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JESD204B接口调试记录
简介近期在项目中需要用到JESD204B接口，而我之前从来没有用过这个接口，所以花了很多时间去搜集资料、查看资料、编写代码、仿...
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weakish
2年前更新
42次阅读
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FPGA与数字IC知识点（一）
一、基础知识求解1.什么叫做FPGA？FPGA是一种可以重构电路的芯片，是一种硬件可重构的体系结构。它的英文全称是Field Programmable Gate Array，中文名是现场可编程门阵列。通过编程，用户可以随时改变它的应用场景，它可以模拟CPU、GPU等硬件的各种并行运算...
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Harman
2年前更新
9次阅读
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Verilog:模块结构/assign/always[学习笔记day3]
1 模块结构
Verilog的基本设计单元是：模块(block)
Verilog模块的结构由在module与endmodule关键词之间的4个重要部分组成： 端口...
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Harman
2年前更新
15次阅读
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FPGA：组合逻辑电路的设计
文章目录 组合逻辑电路的设计 组合逻辑电路的设计步骤 组合逻辑电路的设计举例 例1 例2
组合逻辑电路的设计
根据实际逻辑问题，...
+1
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Harman
2年前更新
18次阅读
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VHDL实现动态数码管驱动
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简介:
程序设计：
下载验证：
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xilinx_wiki
2年前更新
640次阅读
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【计算机组织与体系结构及其FPGA实现】实验四：指令 CACHE 的设计与实现
系列文章目录
【计算机组织与体系结构】实验一：算术逻辑单元的实现
【计算机组织与体系结构】实验二：给定指令系统的处理器设计...
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xilinx_wiki
2年前更新
124次阅读
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【计算机组织与体系结构及其FPGA实现】实验三：流水线处理器
系列文章目录
【计算机组织与体系结构】实验一：算术逻辑单元的实现
【计算机组织与体系结构】实验二：给定指令系统的处理器设计...
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xilinx_wiki
2年前更新
281次阅读
关注
【计算机组织与体系结构及其FPGA实现】实验二：给定指令系统的处理器设计
系列文章目录
【计算机组织与体系结构】实验一：算术逻辑单元的实现
【计算机组织与体系结构】实验二：给定指令系统的处理器设计...
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xilinx_wiki
2年前更新
180次阅读
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【计算机组织与体系结构及其FPGA实现】实验一：算术逻辑单元的实现
系列文章目录
【计算机组织与体系结构】实验一：算术逻辑单元的实现
【计算机组织与体系结构】实验二：给定指令系统的处理器设计...
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Mr_taotie
2年前更新
33次阅读
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FPGA同步时序电路设计
1、实验目的
掌握典型同步时序电路的工作原理和设计方法
掌握时序电路的激励函数、状态图、状态方程的运用
掌握用 Verilog 进行...
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Mr_taotie
2年前更新
10次阅读
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中科大FPGA OL应用：数据选择器、跑马灯
1.四选一数据选择器，Y为输出，D0~D3为输入，S为选择控制，代码如下：
module mux4_case (Y,D0,D1,D2,D3,S); //四选一数据选择器 input D0,D1,D2,D3; input[1:0] S; output reg Y;
always @(S or D0 or D1 or D2 or D3) case(S) 2'b00: Y=D0; 2'b01: Y=D1; 2'...
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boxFPGA
2年前更新
92次阅读
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FPGA ISP Bayer与常见颜色空间转换
前言FPGA实现ISP（Image Signal Processor）过程中，在图像接收、处理、传输过程中往往会接触到各种各样的图像格式，比如接收图...
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