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FPGA常见问题-ChipDebug

FPGA常见问题

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FPGA常见问题，如仿真，时序，设计思路等。

FPGA常见问题-ChipDebug

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等级-LV2-ChipDebug

2年前更新7次阅读

IIC专题原理及应用篇（二）

二、结构
I2C内核围绕四个主要模块构建；时钟发生器，字节命令控制器，位命令控制器和DataIO移位寄存器。所有其他模块用于接口或...

IIC专题原理及应用篇（二）-ChipDebug

IIC专题原理及应用篇（二）-ChipDebug

IIC专题原理及应用篇（二）-ChipDebug

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IIC专题原理及应用篇（二）-ChipDebug

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等级-LV1-ChipDebug

7年前发布129次阅读

VHDL中常量语句加个positive啥意思

VHDL中常量语句
constant FLAG_BYTES : positive := 1; 加个positive啥意思？

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等级-LV1-ChipDebug

3年前发布26次阅读

DMA往SSD中传输数据

我这里有一块ZXCU9eg的zynq板卡，想做一个将AD模块输出数据传输到SSD硬盘里的一个工程，由于刚接触到LINUX，很多东西不太了解，现在的问题是我生成了一个递增数，但不知道怎么将这个数据从DMA中传输到硬盘里。

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等级-LV2-ChipDebug

2年前更新18次阅读

PCIe架构概述（一）

导言：今年计划翻译的书，从今天开始了，国内PCIe的书比较少，所以先从PCIe开始。本书名字是：PCI Express Technology第一章讲的...

PCIe架构概述（一）-ChipDebug

PCIe架构概述（一）-ChipDebug

PCIe架构概述（一）-ChipDebug

PCIe架构概述（一）-ChipDebug

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等级-LV1-ChipDebug

7年前发布74次阅读

双口block ram的读时钟毛刺可能引起block ram里的数据突变么?

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等级-LV1-ChipDebug

3年前发布100次阅读

我找了一个AD采样程序，但一些细节问题不太懂

使用signailtap观察波形图，只看到两个时钟，但是ad_data和ad_dat_out是固定数值，没有变化是哪里出了问题呢？代码文件什么的是C...

我找了一个AD采样程序，但一些细节问题不太懂-ChipDebug

我找了一个AD采样程序，但一些细节问题不太懂-ChipDebug

我找了一个AD采样程序，但一些细节问题不太懂-ChipDebug

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等级-LV1-ChipDebug

2年前更新8次阅读

FPGA学习、一起来了解一下FIFO！

一：fifo是什么
FIFO的完整英文拼写为FirstIn First Out，即先进先出。FPGA或者ASIC中使用到的FIFO一般指的是...

FPGA学习、一起来了解一下FIFO！-ChipDebug

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等级-LV1-ChipDebug

2年前更新10次阅读

FPGA中的PLL（锁相环）与Glitches（小故障）

PLL（phase laocked loop）
如果晶振（Oscillator）频率不够高，锁相环就派上用场了。（创建时钟倍频器）
大概原理（我猜）：检...

FPGA中的PLL（锁相环）与Glitches（小故障）-ChipDebug

FPGA中的PLL（锁相环）与Glitches（小故障）-ChipDebug

FPGA中的PLL（锁相环）与Glitches（小故障）-ChipDebug

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等级-LV1-ChipDebug

3年前发布35次阅读

调用IP核mif文件时报错

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等级-LV1-ChipDebug

1年前更新4次阅读

FPGA：逻辑函数的代数法化简

文章目录逻辑函数的最简形式逻辑函数的代数化简法并项法吸收法消去法配项法示例1 示例2
逻辑函数的最简形式
1．化简逻辑...

FPGA：逻辑函数的代数法化简-ChipDebug

FPGA：逻辑函数的代数法化简-ChipDebug

FPGA：逻辑函数的代数法化简-ChipDebug

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等级-LV2-ChipDebug

1年前更新41次阅读

【计算机组织与体系结构及其FPGA实现】实验三：流水线处理器

系列文章目录
【计算机组织与体系结构】实验一：算术逻辑单元的实现
【计算机组织与体系结构】实验二：给定指令系统的处理器设计...

【计算机组织与体系结构及其FPGA实现】实验三：流水线处理器-ChipDebug

【计算机组织与体系结构及其FPGA实现】实验三：流水线处理器-ChipDebug

【计算机组织与体系结构及其FPGA实现】实验三：流水线处理器-ChipDebug

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等级-LV1-ChipDebug

6年前发布97次阅读

分享一下我FPGA软核CRC校验防破解思路

我一直反对用分支判断校验和的对错。因为解密者可以反汇编后，把分支改为无条件跳转。这样就跳过了验证过程。
正确的方法是把校验和去异或其他的重要数据。最后校验和再经过处理后为0。那么用0异或任何数据都不会改变。假如校验和错误，那么再经过处理后就不...

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等级-LV2-ChipDebug

2年前更新26次阅读

FPGA时序寄存器到寄存器时序路径分析

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等级-LV1-ChipDebug

2年前更新7次阅读

FPGA时序约束之时钟周期约束

1. 时钟周期约束：时钟周期约束，顾名思义，就是我们对时钟的周期进行约束，这个约束是我们用的最多的约束了，也是最重要的约...

FPGA时序约束之时钟周期约束-ChipDebug

FPGA时序约束之时钟周期约束-ChipDebug

FPGA时序约束之时钟周期约束-ChipDebug

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等级-LV2-ChipDebug

3年前发布39次阅读

[FPGA 实现及PCIe IP 核知识点]TxEQ小实验

作者： Felix
本文旨在用通俗的语言和直观的实验来讲解高速信号中常见的发送端的均衡器的作用。
目前很多串行协议规范都定义了发...

[FPGA 实现及PCIe IP 核知识点]TxEQ小实验-ChipDebug

[FPGA 实现及PCIe IP 核知识点]TxEQ小实验-ChipDebug

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等级-LV3-ChipDebug

2年前更新42次阅读

扩频时钟（SSC）概念以及Lattice FPGA对扩频时钟的支持

由于FCC、IEC等规定电子产品的EMI辐射不能超出一定的标准。因此电路设计者需要从多个角度来思考如何降低系统的EMI辐射，如进行合...

扩频时钟（SSC）概念以及Lattice FPGA对扩频时钟的支持-ChipDebug

扩频时钟（SSC）概念以及Lattice FPGA对扩频时钟的支持-ChipDebug

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等级-LV2-ChipDebug

2年前更新98次阅读

synplify | 基础操作

基本介绍
Synplify 和 Synplify Pro 是 synopsys提供的专门针对FPGA和CPLD实现的逻辑综合工具; 该软件提供的Symbolic FSM Compil...

synplify | 基础操作-ChipDebug

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等级-LV2-ChipDebug

2年前更新14次阅读

IIC专题代码篇（一）

一、IIC主机bit控制// Timing: Normal mode Fast mode
/////////////////////////////////////////////////////////////////////...

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等级-LV1-ChipDebug

7年前发布111次阅读

hdl coder靠谱吗?有人真的在FPGA项目使用它吗？

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等级-LV2-ChipDebug

3年前发布97次阅读

[FPGA 实现及PCIe IP 核知识点]DFE-码间干扰的克星还是救星？

作者： Tarzan（本文介绍了DFE的基本概念和工作原理）
DFE是Decision Feedback Equalizer的缩写，为了了解DFE的工作原理，我们首...

[FPGA 实现及PCIe IP 核知识点]DFE-码间干扰的克星还是救星？-ChipDebug

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等级-LV2-ChipDebug

2年前更新50次阅读

【知识干货】The UVM Primer | 快速入门UVM 第二十三章 UVM Sequence

用于介绍UVM入门的最佳用书，形象介绍了UVM必要的组件，并结合简单的实验进行实现。非常基础，适合没有UVM基础的人快速入门从UVM...

【知识干货】The UVM Primer | 快速入门UVM 第二十三章 UVM Sequence-ChipDebug

【知识干货】The UVM Primer | 快速入门UVM 第二十三章 UVM Sequence-ChipDebug

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等级-LV1-ChipDebug

2年前更新48次阅读

Xilinx和Altera的FPGA固件如何进行在线升级？

. FPGA也能在线升级？以最常用的Xilinx和Altera公司的FPGA为例，这两家公司的FPGA固件通常保存在外部的一片SPI Flash芯片中，常...

Xilinx和Altera的FPGA固件如何进行在线升级？-ChipDebug

Xilinx和Altera的FPGA固件如何进行在线升级？-ChipDebug

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7年前发布80次阅读

谁在FPGA上实现过浮点运算？或者有资料共享下，谢谢！

请教一下谁在FPGA上实现过浮点运算？或者有资料共享下，谢谢！

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等级-LV1-ChipDebug

3年前发布23次阅读

求问PLL时钟输出引脚在ucf文件中该如何编写

我想用块DAC做DDS输出，用PLL分频输出20MHz给DAC芯片，代码如下：module top(input clk,input rst_n,input on,output reg dacfs,output sclk,output reg din );
//statelocalparam IDLE = 0;localparam FRAMESYNC = 1;localparam READ = 2;localparam STOP = ...

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等级-LV2-ChipDebug

2年前更新12次阅读

IIC专题代码篇（二）

三、顶层模块// synopsys translate_off
`include "timescale.v"
// synopsys translate_on
`include "i2c_master_defines.v"

IIC专题代码篇（二）-ChipDebug

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等级-LV1-ChipDebug

1年前更新13次阅读

Verilog：图形和Verilog混合输入的电路设计

实验目的
1.学习在QUARTUSII软件中模块符号文件的生成与调用。
2.掌握模块符号与模块符号之间的连线规则与方法。
3.掌握图形和ve...

Verilog：图形和Verilog混合输入的电路设计-ChipDebug

Verilog：图形和Verilog混合输入的电路设计-ChipDebug

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等级-LV2-ChipDebug

1年前更新36次阅读

Verilog：parameter、localparam的区别和用法

一、区别
parameter: 可以在实例化时修改参数值
localparam:只能在当前模块使用，不能进行实例化
二、用法

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等级-LV2-ChipDebug

1年前更新15次阅读

verilog小技巧之深度转化为位宽的function

function integer clogb2(input integer depth);begin
if(depth==0)
clogb2=1;
else if(depth!=0)

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等级-LV1-ChipDebug

1年前更新43次阅读

FPGA中如何设计一个小cache（一）

说明：严格意义来讲，本文说的cache并不是真正意义上的cache，只是一个类似的功能模块，借用了cache这个名字。FPGA设计中常见的...

FPGA中如何设计一个小cache（一）-ChipDebug

FPGA中如何设计一个小cache（一）-ChipDebug

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等级-LV1-ChipDebug

6年前发布126次阅读

请教FT600的USB3.0工作不稳定的问题

有没有人使用过FT600 的USB 3.0？？发现这个USB 长时间运行后，会不能工作，需要硬件复位才可以。

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