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FPGA CPLD
FPGA常见问题
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FPGA常见问题，如仿真，时序，设计思路等。
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Mr_taotie
3年前更新
20次阅读
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中科大FPGA OL应用：数据选择器、跑马灯
1.四选一数据选择器，Y为输出，D0~D3为输入，S为选择控制，代码如下：
module mux4_case (Y,D0,D1,D2,D3,S); //四选一数据选择器 input D0,D1,D2,D3; input[1:0] S; output reg Y;
always @(S or D0 or D1 or D2 or D3) case(S) 2'b00: Y=D0; 2'b01: Y=D1; 2'...
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boxFPGA
3年前更新
145次阅读
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FPGA ISP Bayer与常见颜色空间转换
前言FPGA实现ISP（Image Signal Processor）过程中，在图像接收、处理、传输过程中往往会接触到各种各样的图像格式，比如接收图...
+12
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showkevin
3年前更新
49次阅读
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FPGA之锁相环4种模式
图1
以图1为例进行讲解
1、源同步补偿模式（source-synchronous compensation mode）
通常用于数据接口，特别是高速数据接口。源...
+1
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Simeone_xu
3年前更新
803次阅读
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GD32F470系列1：调用EXMC与FPGA通信实例
GD32F470系列1：调用EXMC与FPGA通信实例 一、EXMC简介 二、EXMC区域划分及region划分 三、读写时序图 1.模式A读时序控制 2.模式A...
5
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LuckyHH
3年前更新
28次阅读
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基于线性序列机实现的FPGA 通过SPI协议读写winbond公司flash芯片25Q16
基于线性序列机思想设计读写该芯片的SPI协议，线性序列机简单来说就是用一个计数器对时钟计数，对于每一个计数值，按照时序要求...
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yinhk
3年前更新
43次阅读
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【FPGA基础】同步复位与异步复位
一、何时何处需要复位参考Xilinx官方文档《UltraFast Design Methodology Guide for FPGAs and SoCs (UG949)》：Xilinx器件具有专用的全局置位/复位信号 (global set/reset signal，GSR)。在器件配置结束时，此信号会对硬件中所有时序逻辑电路做初始化的赋值...
1
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Jackle910
3年前更新
223次阅读
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FPGA数字图像显示原理与实现(Verilog)
目录/contents● 视频图像接口概述● VGA视频接口● HDMI视频接口● VGA与HDMI对比● 图像显示时序分析● 图像显示时序● 不同分...
+7
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starkwang
3年前更新
78次阅读
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关于FPGA中锁存器的生成：if语句和case语句的完整性影响
锁存器（Latch）是数字逻辑电路中很重要的一种基本电路，常见的锁存器包括三个端口：数据输入口、数据输出口、使能端。当使能端...
+1
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Lanneret36
3年前发布
13次阅读
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ISE开发FPGA时以原理图为顶层设计，突然间打不开顶层文件
ISE开发FPGA时以原理图为顶层设计，突然间打不开顶层文件，不知怎么回事？
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comehope
3年前更新
697次阅读
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VCS常用仿真选项开关及步骤总结
本文转自：https://blog.csdn.net/qq_41394155/article/details/81486760；作者：OnePlusZero1.VCS的仿真选项分编译（compile-time）选项和运行（run-time）选项1.1 VCS常用的编译选项-assert dumpoff | enable_diag | filter_past定义SystemVerilog断言（...
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XYShaoKang
3年前更新
61次阅读
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二进制转BCD码模块
01概述BCD码（Binary-Coded Decimal），用4位二进制数来表示1位十进制数中的0~9这10个数码，是一种二进制的数字编码形式，用二...
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senntyou
3年前更新
34次阅读
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system verilog 时序逻辑程序中推断组合逻辑？
使用always_ff和在灵敏度列表中指定一个时钟边沿并不意味着过程中的所有逻辑都是时序逻辑。综合编译器将推断出每个被非阻塞赋值...
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LuckyHH
3年前更新
93次阅读
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FPGA-SDRAM接口设计
摘要：（1）本文设计结果是：自己设计一个SDRAM的接口模块，能够通过控制该接口模块实现对sdram的读写；（2）如果要控制该接口模...
+6
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LuckyHH
3年前更新
140次阅读
关注
32位乘法器verilog代码
1、32bit乘法器乘法器：乘法用运算符表示：左移一表示*2，左移两位表示*4，左移3位表示*8
2、设计原理：如：1111*1011 = (1111*0001) + (1111*0010 ) + (1111* 0000) + (1111*1000);解释：1111分别乘以1011的每一个数相加。
那么就可以判断每一位1011是否是1...
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Adolph
3年前更新
76次阅读
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FPGA | 深入理解复位
复位电路作为数字逻辑设计中一个重要电路，不管是FPGA还是ASIC设计中都会经常使用，可以说复位信号在数字电路里面的重要性仅次于...
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Adolph
3年前更新
45次阅读
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8b10b编码的原理
8B/10B编码
8B/10B是由一个3B/4B编码和一个5B/6B编码组成。高3位是3B/4B编码，低5位是5B/6B编码组成，共组成了 2 32 = 256 2^{32...
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Adolph
3年前更新
43次阅读
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阶乘计算的可综合verilog代码
根据输入的选择数和数字（最大为5）,输出数字的立方、平方或者阶乘,
代码如下
module mux2_1
( input wire sys_clk, input wire ...
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boxFPGA
3年前更新
74次阅读
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SystemVerilog-时序逻辑建模（4）同步和异步复位
Part1数字硬件建模SystemVerilog-时序逻辑建模（4）同步和异步复位数字门级电路可分为两大类：组合逻辑和时序逻辑。锁存器是组合...
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geekdechao
3年前更新
19次阅读
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axi原子访问
exclusive访问格式：
master先发一个exclusive_read,
(master发出cmd：master先发出exclusive_read(arid,rd_addr)，exclusive_write(awid,wr_addr))
slave回exokay说明访问的slave的地址支持exclusive操作;
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Mr_taotie
3年前更新
63次阅读
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Verilog中阻塞赋值和块语句及条件语句
#异步复位
always @(posedge clk or nogedge rst_n) if(!rst_n) b <=1'b0; else b<=a;
#同步复位
always @(posedge clk) i...
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brianway
3年前更新
129次阅读
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FPGA实现OFDM（1）-OFDM原理
FPGA实现OFDM（1）-OFDM原理失 踪 人 口 回 归OFDM定义fromwiki:调制是将传送资料对应于载波变化的动作，可以是载波的相位、频率...
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brianway
3年前更新
158次阅读
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FPGA实现OFDM（二）-整体系统框架
FPGA实现OFDM（二）-整体系统框架本篇承接（一）：FPGA实现OFDM（一）-OFDM原理介绍除了OFDM外，一个完整通信链路中所需的其他环...
+21
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Jackle910
3年前更新
107次阅读
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将fsdb波形中的信号值保存到TXT文档中
语法fsdbreport fsdb_file_name [-f config_file]
[-bt time[unit]] [-et time[unit]]
[-nocase] [-w column_width] [-o outpu...
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Jackle910
3年前更新
962次阅读
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vcs -fgp 仿真加速功能
加速原理正常仿真任务提交到机器上后，采用单核仿真。通过将线程与cpu多核进行绑定，设置亲和性affinity，来提高仿真速度。一般...
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hongting
3年前更新
94次阅读
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跨同步时钟域
还是整点现成的发发，有些东西看的是真的头晕脑胀对于起源于同一时钟的多个时钟，并且它们的相位和频率关系已知，这些时钟可以看...
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yzllee
3年前更新
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FPGA中如何设计一个小cache（一）
说明：严格意义来讲，本文说的cache并不是真正意义上的cache，只是一个类似的功能模块，借用了cache这个名字。FPGA设计中常见的...
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Cryingcat
3年前更新
584次阅读
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Synopsys验证VIP学习笔记（3）总线事务的配置和约束
在使用Synopsys AXI VIP时，需要配置一些信号的属性或定义一些信号的delay，通常可以直接在svt_axi_transaction类中控制。
AXI VIP中描述从事务数据的类是svt_axi_slave_transaction，从事务类提供了配置信号数据（如rresp[], bresp, data[]）和延迟（如bvali...
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Cryingcat
3年前更新
349次阅读
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Synopsys验证VIP学习笔记（2）Port Monitor用法
Synopsys AXI VIP为master和slave agent中的monitor提供了名为item_started_port和item_observed_port的analysis port，前者仅在总线事务传输开始时发送，后者则在总线事务传输完成后发送完整svt_axi_master_transaction和svt_axi_slave_transaction对象到ite...
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Cryingcat
3年前更新
578次阅读
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Synopsys验证VIP学习笔记（1）Memory模型用法
Synopsys的VIP(本文以AXI slave为例)提供了由svt_mem类表示的momory模型，在passive模式下其观测值与寄存器模型类似，会基于总线更新，在active模式下则由slave sequence更新。
在配置VIP时，首先要通过svt_axi_system_configuration::set_addr_range() 配置...
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yjs_fpga
3年前发布
66次阅读
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RS232（RS485）串口的接收
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