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FPGA_Device_Families

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等级-LV2-ChipDebug

6年前发布13次阅读

14.x PlanAhead – 在时序检查显示中，MaxSkew时序违规未突出显示为红色

描述在PlanAhead工具的计时窗口中，如果存在任何时间违规，则该项目将以红色突出显示。但是，时间窗口仅突出显示设置和保持违规...

14.x PlanAhead - 在时序检查显示中，MaxSkew时序违规未突出显示为红色-ChipDebug

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6年前发布16次阅读

Xilinx SelectIO解决方案中心 – 设计助手

描述设计助手将引导您完成推荐的设计流程，以便使用Xilinx SelectIO引脚进行设计，同时调试常见问题。 Design Assistant不仅提供有用的设计和故障排除信息，还指向您需要阅读的确切文档，以帮助您有效地使用Xilinx SelectIO进行设计。注：本文是Xilinx Selec...

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6年前发布19次阅读

Xilinx SelectIO解决方案中心 – 文档

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6年前发布19次阅读

Xilinx SelectIO解决方案中心 – 热门问题

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6年前发布8次阅读

Xilinx SelectIO解决方案中心 – 设计咨询

描述以下文章列出了Xilinx与SelectIO相关的当前设计咨询。注意：本文是（Xilinx答复50924） Xilinx SelectIO解决方案中心的一部分。 Xilinx SelectIO解决方案中心可用于解决与SelectIO相关的所有问题。无论是开始新设计还是解决问题，请使用SelectIO解决方...

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6年前发布27次阅读

SelectIO设计助手：IBIS模型和仿真 – IBIS仿真设置

描述本文介绍支持的仿真器和仿真设置的基础知识。本文是SelectIO解决方案中心（Xilinx答复50924）的设计助手部分（Xilinx答复50...

SelectIO设计助手：IBIS模型和仿真 - IBIS仿真设置-ChipDebug

SelectIO设计助手：IBIS模型和仿真 - IBIS仿真设置-ChipDebug

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SelectIO设计助手：IBIS模型和仿真 - IBIS仿真设置-ChipDebug

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6年前发布14次阅读

SelectIO设计助手：IBIS模型和仿真 – IBIS模型限制

描述本答复记录概述了IBIS模型的一些局限性。 IBIS模型越来越多地用于协助PCB规划和调试板级信号完整性问题。它们是重新创建客户板上常见问题的有力工具。但是，本答复记录将涵盖一些限制。本文是SelectIO解决方案中心（Xilinx答复50924）的设计助手部分（X...

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6年前发布48次阅读

SelectIO设计助手：IBIS模型和仿真 – IBISWriter和Write_IBIS

描述本文将介绍如何从用户设计中编写自定义IBIS模型。本文是SelectIO解决方案中心（Xilinx答复50924）的设计助手部分（Xilinx答...

SelectIO设计助手：IBIS模型和仿真 - IBISWriter和Write_IBIS-ChipDebug

SelectIO设计助手：IBIS模型和仿真 - IBISWriter和Write_IBIS-ChipDebug

SelectIO设计助手：IBIS模型和仿真 - IBISWriter和Write_IBIS-ChipDebug

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6年前发布13次阅读

14.1 PlanAhead – Schematic查看器不将无符号向量数组元件分组为总线

描述 PlanAhead工具Schematic中的无符号向量数组表示未被分组为总线，这使得Schematic中的设计视图难以阅读。解请参阅PlanAhead...

14.1 PlanAhead - Schematic查看器不将无符号向量数组元件分组为总线-ChipDebug

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6年前发布83次阅读

Synplify如何处理和注释I / O的OFFSET约束到UCF？

描述我在Synplifys SDC文件中指定了define_input_delay。 Synplify如何在UCF中转发注释OFFSET约束？解有关此主题的更多信息，请...

Synplify如何处理和注释I / O的OFFSET约束到UCF？-ChipDebug

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6年前发布10次阅读

PlanAhead – 如何将PlanAhead HDL目标语言从Verilog更改为VHDL，反之亦然？

描述如何为PlanAhead项目更改目标语言（VHDL到Verilogor，反之亦然）？解有两种方法可以做到这一点。 1.在“ 添加源”窗口中创...

PlanAhead - 如何将PlanAhead HDL目标语言从Verilog更改为VHDL，反之亦然？-ChipDebug

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6年前发布14次阅读

警告：警告 – [TFIPC]当我仿真我的MIG 7系列设计时，实例端口连接太少意味着什么？

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6年前发布8次阅读

13.4 – XPS – 是否支持自定义图形和链接到配置IP GUI以支持自定义IP核（CIP）？

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6年前发布10次阅读

14.4 ISE – 帮助查看器不适用于日语操作系统

描述在日语操作系统上安装ISE时会发生此问题。单击“ 帮助” - >“ 帮助主题”或双击isehelpviewer.exe时，isehelpviewer将打开空白。 GUI中没有显示任何内容。它适用于英语操作系统和其他人。解当isehelpviewer在日语操作系统上运行时，它似乎正在寻找...

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6年前发布20次阅读

PlanAhead – PlanAhead工具未加载MYXILINX环境变量

描述我已将MYXILINX变量设置为指向包含某些ISE设计工具所必需的数据文件/补丁的目录。但是，当我运行PlanAhead工具时，似乎找不到或应用了MYXILINX下定义的补丁。 Tcl控制台中的变量设置（放置$ env（MYXILINX））似乎未定义。如何在PlanAhead工具中识别MYXI...

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6年前发布13次阅读

14.2 PlanAhead – “错误：[通用17-161]为”对象“指定的选项值无效。”

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6年前发布26次阅读

14.x约束 – 如何使用放置约束创建基本RPM

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6年前发布11次阅读

SelectIO设计助手 – 可靠性和过度驱动IO。

描述设计助手将引导您完成SelectIO的推荐设计流程，同时调试常见问题。 Design Assistant不仅提供有用的设计和故障排除信息，还指向您需要阅读的确切文档，以帮助您有效地使用SelectIO进行设计。注：本文是Xilinx SelectIO解决方案中心（Xilinx答复50924）的...

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6年前发布69次阅读

iMPACT SVF文件生成演练

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6年前发布11次阅读

iMPACT SVF文件播放演练

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6年前发布32次阅读

2013.4许可 – 如果许可证在与Vivado或PlanAhead浮动许可证不同的服务器上提供，则找不到IP核浮动许可证

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6年前发布8次阅读

14.2 PlanAhead – 从“设计流程”窗格访问“实施设置”时发生内部异常

描述当我尝试从“设计流程”窗格的左侧打开“实施设置”时，会发生内部异常并且不显示菜单设置。此报告表明发生了内部PlanAhead错误。此信息对于调试很有用。请使用此文件和附带的测试用例打开Xilinx技术支持部门的案例。 --------------------------------...

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6年前发布11次阅读

在我的设计上运行SmartXplorer时，我收到错误：FATAL_ERROR：内部错误101.请联系Xilinx支持。

描述我正在运行以下命令行： smartxplorer lara_top.ngd -p xc5vlx155t-1ff1136 -sf MySmartxplorerStrategies.txt -l machines....

在我的设计上运行SmartXplorer时，我收到错误：FATAL_ERROR：内部错误101.请联系Xilinx支持。-ChipDebug

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6年前发布15次阅读

安装 – WebPack版本6.2与Foundation ISE版本6.2相同，以及如何获取6.2 ISE的注册ID？

描述 WebPack 6.2版与Foundation ISE 6.2版相同吗？我怎样才能获得6.2 ISE的注册ID？解 1）不，存在许多差异。主要区别在于De...

安装 - WebPack版本6.2与Foundation ISE版本6.2相同，以及如何获取6.2 ISE的注册ID？-ChipDebug

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6年前发布10次阅读

14.x TIMING：BUFGMUX – 如何通过BUFGMUX传播所需的PERIOD约束？

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6年前发布19次阅读

v14.3 – EDK：AXI Datamover v3.00.a AXI重置端口未自动连接。结果警告：EDK：4180

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6年前发布21次阅读

BitGen – 如何使用.ll，.rbd和.msd文件确定从器件读回的寄存器值？

描述从FPGA读回配置存储器后，如何将寄存器值映射到回读数据？解没有记录.bit文件的结构，但是，有一些文件可用于帮助完成此任务。生成位文件时，可以生成回读文件。执行此操作的命令行文件是“-l”和“-g readback”。文件是： <design_name> .ll &l...

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6年前发布10次阅读

14.7 MAP – 错误：包：2908 – I / O组件“oc192_1_rxd_p [4]”具有非法的IOSTANDARD

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6年前发布38次阅读

Vivado – “警告：[Designutils 20-195]属性XLNX_LINE_FILE的不同位上的净冲突值（<> vs. <>）”

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6年前发布24次阅读

Vivado HLS 2012.3 / 14.3：“使用apcc编译器”选项在HLS 2012.3中不存在，如（UG902）中所述

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