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等级-LV2-ChipDebug

6年前发布29次阅读

Vivado 2014.4 – 逻辑调试 – boot_hw_device后的CseXsdb_getRegisters错误[lindex [get_hw_devices 0]

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6年前发布19次阅读

ISE – ISIM – 自然/正/整数类型不支持更改RADIX

描述为什么我不能在ISIM中更改信号的RADIX？解 ISIM不支持更改自然/正/整数类型的RADIX。

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6年前发布7次阅读

Vivado 2014.4 – IBERT – 项目和非项目模式的数据推/拉持久性

描述打开IBERT项目时，如何推动和拉动GT设置？给出位文件/项目这些设置是否仍然存在？解如果在下载后立即打开项目，则会读取设置。然后根据项目检查它们，并将项目设置推送到器件。之后，GUI将始终反映由于定期轮询而在器件中的内容。在非项目模式下，将...

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6年前发布10次阅读

Vivado 2014.4 – 串行IO调试 – IBERT UltraScale中的错误报告不足

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6年前发布6次阅读

Vivado – 接收错误“[放置30-73]寄存器'IO1_I_REG'的约束无效。它具有属性IOB = TRUE，但不由任何IO元件驱动或驱动。”

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6年前发布26次阅读

实现期间不可用'current_fileset'属性'generic'

描述我试图从综合和实现过程中源的Tcl（非XDC）约束文件中访问'current_fileset'对象的'generic'属性。对于综合，一切都按预期工作，但是对于实现阶段，文件集没有'generic'属性。从实施日志中：警告：[Common 17-673]无法获取属性'generic'的值，因为此属...

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6年前发布18次阅读

在Vivado Design Suite中报告DCI CASCADE

描述我在Vivado Design Suite中限制了DCI_CASCADE。是否有可能确认它已经实施？解要检查Vivado GUI中的DCI_CASCADE属性，请按照以下步骤操作： 1）打开实施的设计 2）在“包视图”中，选择已应用DCI_CASCADE属性的库并检查其属性。 3）这将显示在该特定Bank...

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6年前发布9次阅读

2015.1 – 如何在同一台机器上连接多根电缆

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6年前发布9次阅读

2015.1 – Vivado IBERT – VU095 ES2手动复位

描述在Vivado 2015.1中，Vivado串行I / O调试（IBERT）需要手动复位QPLL才能使iBERT可靠运行。解您需要手动重置QPLL。要执行此操作，请切换QPLL0 / 1RESET端口属性。

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6年前发布14次阅读

Vivado 2015.2 – 重新打包IP时，自定义创建的IP不会增加IP修订

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6年前发布40次阅读

开发板与套件 – VCU108评估板开发板接口测试 – Silicon Labs CP210x USB UART驱动程序

描述运行VCU108电路板接口测试（BIT）时，可能会发生电路板识别，发布其序列号和MAC ID，但其他测试无法启动。这种行为的解释是什么？解如果在运行VCU108 BIT时，识别出电路板并发布其序列号和MAC ID，但其他测试未启动，则可能需要重新安装UART驱动程序。 ...

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6年前发布12次阅读

包装 – 当使用V10系列FloTHERM时，基于Delphi模型的仿真可能存在分歧问题。 XilinxDelphi热模型有问题吗？

描述当使用V10系列FLoTHERM时，似乎存在模型偏差。这与热模型有关吗？解 Xilinx Delphi模型没有已知问题，但V10系列FLoTHERM存在问题。在FloTHERM的所有V10系列中，当使用复制和粘贴功能将网络组件放置在FloTHERM模型中的多个位置时，电阻数据可能会丢失。...

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6年前发布42次阅读

2015.1：块设计Tcl导出无法重新创建项目并提供验证错误

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6年前发布59次阅读

2015.2 Vivado – 可以将严重警告提升为错误吗？

描述可以将特定的严重警告提升为错误吗？我有一个构建设计的脚本。目前网络没有被路由。这仅作为严重警告报告，因此脚本正常完成可能会错过。有没有办法将其提升为错误？从日志文件：阶段8验证路由网络严重警告：[Route 35-54] Net：pcie_ref_clk未完全...

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6年前发布10次阅读

G.709 FEC编码器/解码器行为仿真失败并出现断言错误 – 错误：sts计数超过最大sts计数

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6年前发布10次阅读

Vivado Logic Debug – 错误抱怨打开综合设计时设计中有多个调试集线器

描述当我打开综合设计时，我看到以下错误： [Common 17-70]应用程序异常：此设计包含多个调试集线器，必须重新综合;它无法升级以使用最新的调试集线器核心。重新运行综合没有帮助。如果我在块设计上禁用OOC综合，则不会出现错误。解您可以通过执行以下操作...

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6年前发布14次阅读

Vivado 2015.x – 错误：[XSIM 43-3190]仿真不支持“System Verilog实型端口”

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6年前发布11次阅读

功率 – 减轻电力系统共振的影响。

描述有没有与Power System Resonance有关的文件？如何识别和减少FPGA设计产生的噪声？解由于管芯/封装电阻，电容和电感，电源...

功率 - 减轻电力系统共振的影响。-ChipDebug

功率 - 减轻电力系统共振的影响。-ChipDebug

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6年前发布33次阅读

Vivado 2015.1未能在Vivado 2014.4中成功实现设计

描述在BitGen中我的设计失败，Vivado 2015.1中出现以下错误：错误：[DRC 23-20]规则违规（RTSTAT-1）未布线的网络 - 2个网络未...

Vivado 2015.1未能在Vivado 2014.4中成功实现设计-ChipDebug

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6年前发布23次阅读

SEM IP – LFA针对Virtex-6,7系列和Zynq-7000器件进行错误注入的有效地址范围是多少？

描述 SEM IP错误注入功能是一项非常有用的功能，可实现以下功能：基于硬件的SEM IP功能评估测试以确认IP已按预期集成到更大的设计中按预期测试较大的设计测试设计对随机SEU事件的弹性将错误注入配置存储器时，Xilinx建议用户遵循（Xilinx答复61241）中所述的...

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6年前发布34次阅读

2015.4 Vivado HLS – ***。h：193：7：错误：在数字常量之前预期不合格的id

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6年前发布28次阅读

BER测量和测试时间

描述数据完整性的主要和有效措施称为误码率（BER）。本答复记录包括以下内容：什么是BER？如何理解BER和置信水平（CL）需要多...

BER测量和测试时间-ChipDebug

BER测量和测试时间-ChipDebug

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6年前发布317次阅读

Vivado仿真器 – 如何使用相对路径读取VHDL / Verilog中的文件而不将其添加到项目中？

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6年前发布12次阅读

2016.2 – IBERT – 如何使用Tcl显示BER /错误计数

描述在IBERT中，是否有Tcl命令显示BER /错误计数？解使用以下Tcl命令可以实现此目的。请注意，您需要修改此命令以包含您自己的电缆位置/编号。set error_count [get_property LOGIC.ERRBIT_COUNT [get_hw_sio_gts localhost：3121 / xilinx_tcf / Digilent / ...

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6年前发布14次阅读

当整数超出范围时，Vivado Simulator不会给出任何警告或错误消息

描述我在VHDL中有以下代码，包括信号clk_count，其范围定义为整数范围0到4。仿真时该信号超出范围。但是，Vivado Simulator在仿...

当整数超出范围时，Vivado Simulator不会给出任何警告或错误消息-ChipDebug

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2016.3在系统中IBERT存在内部系统时钟问题。

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6年前发布20次阅读

[ VIVADO 2016.2 ]错误：[项目1-9]无法打开结构网表，因为未指定结构源文件。支持Edif、NGC NGO和Verilog结构网表

描述我的设计已经成功地完成了实现，但是当尝试打开实现的设计时，看到了下面的错误信息。错误：[项目1-9]无法打开结构网表，因为未指定结构源文件。支持Edif、NGC NGO和Verilog结构网表这阻止了我分析执行结果，例如通过运行时序分析。Xilinx社区论坛下面的...

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6年前发布5次阅读

2016.1 Ibter GTH -无法设置Po.gtxRead＝1

描述在一个KCU105板上编写一个Ibter GTH位文件后，用近端PMA回环创建一个链接，并设置“Logix.ReStfSMyOpRead＝1”和“Po.gtxRead＝1”，我看到“端口.gtxRead”和“Logial.ReStfSMyOpRoad”值在仪表板中切换到0到1之间。由于这个问题，VIVADO挂起的同时试图...

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6年前发布8次阅读

2016.3 ViVADO实验室工具——在Windows 7 32位机上ProgramILA位文件后崩溃

描述在2016.3版本的ViVADO Lab工具中，在Windows 7 32位机上ProgramILA位文件和LTX文件后可能发生崩溃。解决方案这个问题固定在VIVADO 2016.4中。

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6年前发布38次阅读

如何用Ibter使用UltraScale+GTY FPLL

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