社区标签 FPGA_Device_Families-ChipDebug

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FPGA_Device_Families

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等级-LV1-ChipDebug

1年前更新37次阅读

提问modelsim 报错 Actual expression (infix expression) of formal “rst” is not globally static. 是什么原因呀。

安路工程文件，
modelsim 仿真报错
报错的地方

modelsim 报错 Actual expression (infix expression) of formal "rst" is not globally static. 是什么原因呀。-ChipDebug

modelsim 报错 Actual expression (infix expression) of formal "rst" is not globally static. 是什么原因呀。-ChipDebug

modelsim 报错 Actual expression (infix expression) of formal "rst" is not globally static. 是什么原因呀。-ChipDebug

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等级-LV1-ChipDebug

1年前更新84次阅读

已解决国产安路 RAM 加载 .mif文件加载不进去出现 there is an error in the mif ,please select the correct.

国产安路 RAM 加载 .mif文件加载不进去出现 there is an error in the mif ,please select the correct.-ChipDebug

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等级-LV1-ChipDebug

1年前发布26次阅读

哪位兄弟有安路TD的安装包呀，求分享

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等级-LV2-ChipDebug

2年前更新112次阅读

Vivado时间 – 消除时钟悲观：理解，计算

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等级-LV2-ChipDebug

2年前更新2117次阅读

MTBF，FIT和PPM转换

描述 FIT和MTBF通常用于表示SEU的故障率。 PPM也可以使用。他们之间有什么转换？解FIT和MTBF 1 FIT = 1失败/ 10 ^ 9器件小时（114，155年）。平均故障间隔时间（MTBF）表示器件在不失败的情况下运行的平均时间。例如，FIT（1489 FIT）和MTBF（？）之间的转...

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等级-LV1-ChipDebug

6年前发布52次阅读

ISE MAP – 用于调试“Pack：679”和“Pack：2811”失败的主答复记录

问题描述解决/修复方法概述： Pack的示例：679消息：了解消息的三个部分：错误消息的第一部分列出了打包程序无法解析的硬MAP约束。消息的第二部分列出了所涉及的所有约束符号。第三部分和最后一部分描述了封隔器无法解决约束的原因。包的示例：2811...

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6年前发布32次阅读

ISE MAP – “错误：包装：2239由于LUTNM或HLUTNM约束的不正确复制”

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等级-LV1-ChipDebug

6年前发布17次阅读

PROMGen – 如何从.mcs文件中获取32位校验和？

问题描述如果.prm文件不可用，如何获取.mcs文件的32位校验和？解决/修复方法您可以使用PROMGen从与.mcs文件一起生成的.prm文件中找到32位校验和。如果.prm文件不可用，则可以运行以下命令重新生成.prm文件，您可以在其中找到32位校验和。（Xilinx答复18884...

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等级-LV1-ChipDebug

6年前发布4次阅读

14.7 MAP / PAR – 如何测试导致错误的内存限制：可移植性：3个错误？

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6年前发布7次阅读

部分重新配置 – 错误：位置：293 – 以下2个组件需要放置在特定的相对位置表单中

问题描述我在PR设计中收到的错误消息类似于以下内容：（0,0）（0,0） 2 BEL（组件）如何具有相同的名称并放置在同一个BEL中？解决/修复方法当PR模块定义了覆盖大部分器件的Pblock时，会发生此问题。在这种情况下，静态逻辑可能找不到其逻辑的任何可用位置...

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6年前发布22次阅读

PlanAhead – 如何更改引脚总线的I / O标准？

问题描述如何更改引脚总线的I / O标准，而不是一次更改一个引脚？解决/修复方法

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6年前发布17次阅读

部分重新配置 – 我应该何时推广运行？

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6年前发布5次阅读

13.3 MAP-“错误：位置：1153 – 已发现时钟IOB / BUFGCTRL时钟组件对未放置在最佳时钟IOB / BUFGCTRL站点对”

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6年前发布10次阅读

14.7 ISE MAP – 如何为特定逻辑实例部分控制或禁用全局优化（-global_opt）？

问题描述在MAP中启用全局优化时，它会优化整个设计。解决/修复方法 Global Opt不会优化具有应用于实例或网络的“S”属性的逻辑。例子： INST“ff_name”S; NET“net_name”S;

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等级-LV1-ChipDebug

6年前发布56次阅读

ISE MAP – 如何调试DRC错误？

问题描述我的设计是出现DRC错误，导致MAP进程停止。解决/修复方法视窗 SET XIL_MAP_SKIP_LOGICAL_DRC = 1 Linux的 setenv XIL_MAP_SKIP_LOGICAL_DRC 1 视窗 SET XIL_MAP_NODRC = 1 Linux的 setenv XIL_MAP_NODRC 1 （Xilinx答复35505）。（Xilinx答案1163...

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等级-LV1-ChipDebug

6年前发布13次阅读

ISE 12.1 – 警告：LIT：589 – FIFO18E1符号“… / FIFO18E1”有总线DI [0:15]，带有一个或多个输入……

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等级-LV1-ChipDebug

6年前发布9次阅读

14.1 EDK MPMC：错误： – 要指定家庭需要选项。可能的值有：spartan3，virtex4，virtex5，virtex6

描述在独立流程中，我根据数据表使用convert_ucf.pl。（ mpmc.pdf第96页）但是，我收到以下错误：错误： - 家庭需要指定选项...

14.1 EDK MPMC：错误： - 要指定家庭需要选项。可能的值有：spartan3，virtex4，virtex5，virtex6-ChipDebug

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等级-LV1-ChipDebug

6年前发布10次阅读

14.1 TIMING_ANALYZER – DCM / PLL通过BUFGMUX传播离散抖动有问题吗？

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等级-LV1-ChipDebug

6年前发布46次阅读

14.1 XST – “寄存器平衡”开关导致MAP进程因RAMB36的原因而失败

描述当启用XST选项“register_balancing”并且代码中包含RAMB36原语时，MAP中会发生以下错误。对于非级联块RAM，这些类型的原语...

14.1 XST - “寄存器平衡”开关导致MAP进程因RAMB36的原因而失败-ChipDebug

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等级-LV1-ChipDebug

6年前发布15次阅读

块存储器生成器v7.2-内核在核心生成器中标记为Kintex 325T，410T和485T的“预生产”状态

描述 Block Memory Generator v7.2内核在Core Generator中标记为Kintex 325T，410T和485T的“预生产”状态。什么时候从预生产转向生产？解核心生成器错误地将Block Memory Generator v7.2核心标记为“预生产”状态。此版本的核心处于生产状态，可用于生产...

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等级-LV1-ChipDebug

6年前发布11次阅读

LogiCORE IP浮点运算符（FPO）v6.1 – 为什么在尝试使用Vivado Simulator 2012.2工具时出现“编译失败”错误？

描述尝试使用Vivado Simulator 2012.2工具时，为什么会出现以下“编译失败”错误？浮点point_v6.1核心XSIM vivado仿真失败，出现以下错误。信息：[运行36-130] ***运行xelab 错误：[运行36-25] xelab应用程序返回错误。请参阅'/proj/xresults/arizona/test/...

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6年前发布10次阅读

14.2 EDK / XPS_SYSMON_ADC v3.00b – 禁用IP中断时DRC检查中的错误消息不正确

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等级-LV1-ChipDebug

6年前发布13次阅读

PlanAhead – 不支持SOFT属性，“严重警告：[Designutils 20-31]无法识别的符号SOFT”

描述对于LOC约束，有一个SOFT属性： INST instance_name LOC = location：location {SOFT}; 如果指定了SOFT，则PAR可以将约束放在别处，如果可以在边界框外的位置获得更好的结果。下面给出用于指定范围的LOC约束的示例。 ISE设计工具支持SOFT属性，但PlanAhea...

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等级-LV2-ChipDebug

6年前发布8次阅读

12.2 TRCE – PERIOD约束所涵盖的路径显示为不受约束，为什么？

描述我在设计中有一个从触发器（FF）到另一个FF的路径，源和目标都是相同（甚至相关）PERIOD约束的成员。然而，它们之间的路径显示为不受约束。为什么我看到这种行为？解该问题通常与作为多个时间组的成员的源和/或目的地相关联。当组件是多个时间组的成...

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等级-LV2-ChipDebug

6年前发布21次阅读

PlanAhead – 计时结果的差异

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等级-LV2-ChipDebug

6年前发布131次阅读

ISE SmartXplorer：如何在LSF中正确使用-R选项和bsub

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等级-LV2-ChipDebug

6年前发布24次阅读

FPGA – 有哪些方法可以保护FPGA比特流免受未经授权的复制？

描述 Xilinx提供多少种技术来保护FPGA比特流？解首先，您应该通过选择是否允许在生成比特流期间回读和重新配置器件来指定设计安全级别。最强大的技术是带有电池备份SRAM密钥的AES，或带有eFUSE密钥的AES（7系列，Virtex-6，Spartan-6器件; Virtex-5 FPGA不...

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等级-LV2-ChipDebug

6年前发布16次阅读

ISE SmartXplorer – SmartXplorer报告的时间分数与PAR报告中的时间分数不同。

描述在某些情况下，当我运行SmartXplorer时，报告的时间分数不为零。但是，在复制结果并重新运行布局布线（PAR）流后，PAR报告（* .par）中的时间分数为零。解造成这种差异的原因是SmartXplorer中报告的时间分数来自时间报告（* .twr），而不是来自PAR结果...

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等级-LV2-ChipDebug

6年前发布22次阅读

PlanAhead – 我在哪里可以获得子模块的资源使用信息？

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等级-LV2-ChipDebug

6年前发布73次阅读

许可 – 如何访问Xilinx产品许可站点？

描述如何访问Xilinx产品许可站点？解可以通过各种方式访问产品许可站点，具体取决于您的起点和生成的许可证类型。要获取已购买产品的许可，请按照订单确认电子邮件中的链接进行操作。它将提供对包含您的产品权利的帐户的直接访问权限。对于基于激活...

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