社区标签 Intel/Altera-ChipDebug-第142页

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Intel/Altera

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等级-LV1-ChipDebug

6年前发布17次阅读

为什么在更新描述符之前触发了描述符聚合的Scatter-Gather DMA控制器核心（SG-DMA）IRQ？

您将看到在更新描述符回写之前触发descriptor_complete IRQ。这可能导致同步问题，因为状态寄存器在更新描述符之前正在更新。要解决此问题，您可以手动访问链中的最后一个描述符，并验证“由硬件拥有”位是否设置为0。相关解决方案 Scatter-Gather DMA控制...

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6年前发布2次阅读

是否有在基于ARM嵌入式处理器的PLD硬件参考任何错误手册1.4关于在ARM的AHB1时钟和AHB2时钟之间的允许的齿轮比的版本^®的王者之剑^™器件？

是的，第31页的手册中有错误。手册指出“AHB2由AHB1时钟除以因子4（默认值）。”实际上，AHB2时钟始终以AHB1时钟频率的一半运行。该规则可通过由MegaWizard®插件，其中AHB2的频率总是由AHB1时钟频率设定可以看出。

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6年前发布2次阅读

为什么TimeQuest时序分析器在编译期间执行我的自定义Tcl脚本时默认使用快速进程低温时序模型？

在Quartus®II软件版本11.1 SP2及更早版本中，TimeQuest时序分析器在编译期间执行自定义Tcl脚本时，默认情况下可以使用快速进程低温时序模型。解决/修复方法如果您需要使用不同的计时模型运行自定义Tcl脚本，请使用自定义脚本顶部的set_operating_conditions...

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6年前发布5次阅读

错误（12921）：在请求快速重新编译分析和综合之前，请运行不带–recompile选项的Analysis and Synthesis（quartus_map）

如果为不支持的器件系列运行Rapid Recompile，则可能会看到此错误消息。目前，Rapid Recompile仅支持Stratix®V器件。解决/修复方法

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6年前发布5次阅读

错误：“GND输入错误，错误没有接地端口”

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6年前发布26次阅读

为什么Quartus II软件使用的I / O寄存器中没有同步清零信号？

Stratix®和Cyclone®系列器件中的I / O元件（IOE）寄存器包括同步清零（sclr）信号，但Quartus®II软件中没有选项可以使用该sclr信号。例如，当您将快速输出寄存器逻辑选项应用于输出寄存器时，Quartus II软件会将该寄存器放入IOE，但不使用IOE寄存器的sclr...

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6年前发布15次阅读

为什么基于AN730的Max 10 Nios II设计无法启动？

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6年前发布4次阅读

EPM7032AE和EPM7064AE器件是否包含边界扫描测试（BST）电路？

是。 EPM7032AE和EPM7064AE器件都包含BST电路。但是，EPM7032S和EPM7064S器件不包含BST电路。有关EPM7032S和EPM7064S器件的更多信息，请转到以下解决方案：为什么EPM7032S和EPM7064S器件的边界扫描长度为1？

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6年前发布2次阅读

选择迁移器件是否意味着它是引脚对引脚和引入兼容的？（MAX +PLUS®II）

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6年前发布5次阅读

什么样的球栅阵列（BGA）封装是APEXTM 20K和APEX 20KE器件？

APEX 20K和APEX 20KE器件有五种BGA封装，如表1所示。表1. APEX 20K和APEX 20KE BGA封装包裹名字球节尺寸（mm）针数器件提供最大包装高度（mm）包问题描述 BGA 1.27 652 EP20K200E，EP20K300E 2.3 塑料BGA封装，无盖超级BGA 1.27 356 EP20K60E，EP20K1...

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6年前发布17次阅读

如何将Stratix IV E FPGA开发套件上的Marvel 88E1111以太网PHY设置为GMII模式？

Stratix®IVE FPGA开发套件的硬件默认设置错误地设置为串行千兆位媒体独立接口（SGMII）模式。 Marvel 88E1111以太网PHY将Stratix IV GX器件与千兆位媒体独立接口（GMII）连接，使用PHY器件的管理数据I / O（MDIO）寄存器覆盖88E1111接口设置。解决/修复方法...

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6年前发布9次阅读

为什么Nios II Flash编程器在JTAG链中包含多个器件的定制板（即不是Nios II开发套件板）上出现故障？

对于Nios II 1.1之前的版本，jtag_uart组件存在问题。 Nios II工具包版本1.1中包含的jtag_uart组件修复了此问题，但使用1.1版创建的目标板仍包含旧的jtag_uart组件。这意味着需要更新目标板项目以在生成后添加新的jtag_uart。为此，请执行以下步骤。在Quartu...

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6年前发布5次阅读

如何使用Quartus®II编程器绕过JTAG链中的Altera®器件？

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6年前发布14次阅读

为什么我没有看到仿真中的^ModelSim®工具VHDL的^Nios®II处理器设计在处理器总线上的任何活动？

在仿真Nios II开发套件附带的VHDL参考设计时，系统的输入时钟将驱动“X”而不是逻辑值。由于处理器保持在复位状态，这会导致仿真失败。 Verilog设计不受此问题的影响。处理器时钟通过锁相环（PLL）驱动。相应的<PLL模块名称> .vhd文件实例化名为altpll...

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6年前发布9次阅读

当使用Excalibur™XA10器件时，为什么单个写入事务是由FPGA中的主器件突发到SDRAM而丢失的？

这是一个已知的问题。可能的解决方法如下：在写入突发之后立即读取。在突发的最后一拍和单次写入之间插入空闲周期。插入的周期数应确保在SDRAM控制器接口看到写入之前CAS周期完成。

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6年前发布10次阅读

为什么我的许可证文件包含具有相同产品名称的FEATURE和INCREMENT行？

如果您有多个浮动网络许可证支持不同版本的Altera软件或分配给单个计算机（或三个冗余服务器组）的IP，则Altera®许可证文件包含具有相同产品名称但具有不同维护日期或版本字符串的FEATURE和INCREMENT行。产品的FEATURE行始终具有最新的维护日期（支持较新版...

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6年前发布1次阅读

警告：“Node <node_name>具有芯片<chipname>的输入分配，但不用作该芯片的输入。” （MAX +PLUS®II版本9.1x）

MAX + PLUS II软件9.2中已修复此问题。如果指定的节点不作为器件上的输入引脚存在，则可能会收到此警告消息。在这种情况下，您可以为指定节点添加输入引脚，也可以从“ 引脚/位置/芯片”对话框（“分配”菜单）中删除节点分配。如果引脚确实存在，如果要在M...

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6年前发布12次阅读

在math_real VHDL包中使用log和floor函数时Quartus II软件是否有任何问题？

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6年前发布85次阅读

错误（10170）：Verilog HDL语法错误 .v（line_number）靠近文本“，”;期待一个操作数

由于Quartus®II13.1及更高版本中的问题，编译从块设计文件（ .bdf ）转换的Verilog HDL文件时可能会出现以下错误。导致错误的原因是生成的Verilog HDL文件在端口连接中有一个额外的逗号。解决/修复方法要解决该错误，请手动删除< Verilog_file > .v...

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6年前发布1次阅读

错误：c：\ temp68 \ sos \ dcnt \ dcnt.vhd中的未知问题（％DLS-E-ConstraintVio，ComponentBlock节点违反qSignals约束’Channel’;在CheckAttachNode中。）（MAX +PLUS®IIVHDL）

如果在组件端口映射声明中分配CONSTANT，则会发生此错误。常数u1_m：std_logic_vector（4 downto 0）：=“10101”;
。
。
u1：mag端口映射（boolraz => u1_m，........）;

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6年前发布1次阅读

错误：“在符号，函数原型或代表文件的其他构造’比较器’中找不到与pinstub / port’clken’对应的设计文件中的引脚。” （MAX + `LPM_COMPARATOR`版， `LPM_COMPARATOR` ）

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6年前发布3次阅读

为什么Show Pinner Pin Migration窗口中的Show migration differences复选框显示为灰色？

如果要检查两个器件之间的引脚迁移差异，并观察“引脚规划器引脚迁移”窗口中的“ 显示迁移差异”复选框显示为灰色，则表示没有差异。

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6年前发布8次阅读

错误：器件和实体线表示EP10K130EF672器件BSDL文件版本3.04的EPF10K130EF600。

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6年前发布4次阅读

为什么我的PLL的M和N计数器参数在综合期间被视为无效？

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6年前发布10次阅读

最终时序模型更改：Stratix III DDR输入功能故障

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6年前发布14次阅读

LVDS SERDES组使用相同的I / O标准，连接到LVDS SERDES通道的所有数据引脚必须使用Stratix V的差分I / O标准

在使用LVDS的设计中，所有LVDS SERDES组使用相同的I / O标准，连接到LVDS SERDES通道的所有数据引脚必须使用差分I / O标准。解决/修复方法确保所有LVDS SERDES组使用相同的I / O标准，并且连接到LVDS SERDES通道的所有数据引脚均使用差分I / O标准。

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6年前发布5次阅读

JamTM标准测试和编程语言（STAPL）字节代码文件（.jbc）是否支持STAPL VECTOR命令？

但是，VECTOR命令在STAPL规范中定义，不是Altera定义的Jam STAPL字节码格式的一部分。因此，Jam STAPL字节码编译器2.0版当前不支持VECTOR命令。

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6年前发布8次阅读

重新配置PLL后，为什么时钟输出未定义？

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6年前发布5次阅读

警告：覆盖现有时钟：<时钟名称>

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6年前发布9次阅读

Stratix器件上DEV_CLRn引脚的最小脉冲宽度要求是多少？

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