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Ordinary
7年前发布
3570次阅读
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XILINX FPGA供电电压详解（FPGA初学者系列1）
Artix7 FPGA的供电电压大致可以分为三个大的种类： FPGA逻辑电压、GTP高速串行收发器电压和XADC电压。FPGA逻辑电压包括内核电压...
+2
Xilinx-AMD
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Ordinary
1年前更新
1705次阅读
关注
Cadence Allegro 快捷键大全
Allegro主要是通过修改env文件来设置快捷键，Allegro的变量文件env，一共有2个，一个是用户变量，文件在安装目录SPB_Data\pcbenv下，一个是全局变量，文件在安装目录spb_16.6\share\pcb\text。（SPB_Data，spb_16.6为个人命名，大同小异）。通常建议修改用户...
PCB设计
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Ordinary
1年前发布
1447次阅读
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Cadence Allegro设计过孔Via教程
在PCB设计中，常用的过孔规格主要为Via8*16，Via10*18，Via12*20，Via16*24（少用），最小可做到Via8*14。这里我们的单位默认为m...
PCB设计
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Ordinary
1年前更新
992次阅读
关注
Cadence Allegro元器件对齐以及skill对齐的简单方法
首先介绍一下Allegro PCB软件本身的对齐操作：
在Setup中点击Placement Edit，如下图所示：
框选需要对齐的元件（前提是Find面板...
PCB设计
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Ordinary
4年前发布
678次阅读
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易灵思FPGA各种下载模式的固件烧写方法
Jtag模式此模式的操作和Xilinx和Altera是一样的，只需要直接下载bit流文件即可，附图如下，不再说明烧写到Flash（AS）模式烧写Fl...
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易灵思(Elitestek)
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Ordinary
1年前更新
446次阅读
关注
精
cadence allegro 17.2 design outline的使用
在cadence allegro 17.2 之前，电路板的外观、内部开窗、开孔等均可以通过Board Outline层定义得到。但是到了17.2之后，在输出Ar...
+1
PCB设计
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Ordinary
4年前发布
379次阅读
关注
易灵思FPGA 的Riscv-Sapphire MCU软核搭建及开发流程
一、首先生成Sapphire软核ip通过软件Efinity的IP-Catalog功能生成Sapphire-riscv的IP核，我这里保持默认参数，如下图： 找到相...
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易灵思(Elitestek)
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Ordinary
2年前发布
326次阅读
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芯片测试相关术语汇总
什么是芯片制造的Corner以及SS/TT/FF特点？世界上没有两片叶子是相同的，同样世界上没有两个芯片是相同的。 芯片制造是一个物理...
Anlogic-安路
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Ordinary
8年前发布
180次阅读
关注
请问有没有大佬有MIPI DSI TX 的驱动啊？使用xilinx IP的
请问有没有大佬有MIPI DSI TX 的驱动啊？使用xilinx IP的
Xilinx-AMD
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Ordinary
1年前更新
177次阅读
关注
Allegro Class分类和Subclass应用
在Allegro软件中，Class和SubcClass是一个相对新的专业术语，这里单独拿一节出来给大家讲解一下。相信不少画过PCB的读者也许跟笔...
+18
PCB设计
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Ordinary
1个月前更新
150次阅读
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精
Allegro——板框设计
一、认识板框所在的层我们现在使用的是17.4的版本，在Design_outline这个层定义板框就可以了 二、PCB板框自己定义1、画个矩形板...
+10
PCB设计
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Ordinary
4年前发布
138次阅读
关注
易灵思FPGA 软核MCU Riscv-Sapphire的bootloader的配置及修改的相关操作
1、易灵思Sapphire的启动框架图：2、确认自己的Sapphire的相关参数确认自己设置的片上Ram的大小：3、修改Bootloader的头文件的相...
+3
易灵思(Elitestek)
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