Xilinx-AMD FPGA 开发调试分享

首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具New

发布开通会员

黄金会员

全站资源约8折购买
部分内容免费阅读
VIP用户专属版块

开通黄金会员

钻石会员

全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导

开通钻石会员

简体中文
繁体中文
English
한국어
日本語
Français
Italiano
Deutsch
Русский

简体中文
繁体中文
English
한국어
日本語
Français
Italiano
Deutsch
Русский

首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具New

开通会员尊享会员权益

Xilinx-AMD-ChipDebug

Xilinx-AMD

帖子 1.1W+互动 479关注 143

赛灵思是FPGA、可编程SoC及ACAP的发明者，其高度灵活的可编程芯片由一系列先进的软件和工具提供支持，可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。

Xilinx-AMD-ChipDebug

超级版主发布

全部
最新发布
最新回复
热门
精华

等级-LV2-ChipDebug

8年前发布13次阅读

LogiLogDePoPosiv4.1——为什么在用SyopysVCS H-2013.06-3仿真时出现类型不匹配错误？

描述当SyopysVCS H-2013.06－3仿真时，为什么会出现失配误差？错误[OVA1StudioTimeMeSimule]类型不匹配。/Cye/Excel。SRCS/Struts Sys1/IPC/Coe/DePosiPosiv4G1/DePosiPosiv4V1L1RXLKKYPOT.VHD，737 DePosiPosiv4L1LXRXLink保护端受保护的实际指示器不是正确...

评分

等级-LV2-ChipDebug

8年前发布7次阅读

VIVADO综合-当RAM输出驱动寄存器总线的一部分时，无法推断块RAM

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

8年前发布55次阅读

VIVADO综合-黑盒上未连接的引脚

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

8年前发布12次阅读

VVADO综合-用VHDL时间数据类型发布

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

8年前发布15次阅读

SDK-如何在TCF调试时添加符号文件？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

8年前发布92次阅读

ViVADO综合-使用System Verilog解压缩数组时的实例数组问题

描述当将未打包数组传递给实例数组时，存在一个问题。ViVADO综合报告以下代码错误：输出[7:0] q；线[7:0] TMP1[3:0]；线[7:0] TMP2[3:0]；测试序列[3:0]γ-t~（-1）γ、γ、γ、TMP2；分配Q= TMP2〔0〕TMP2〔1〕TMP2〔2〕TMP2〔3〕；在上面的示例代码中，解压...

评分

等级-LV2-ChipDebug

8年前发布83次阅读

VIVADO综合-松散时序约束导致LUTRAM而不是块RAM

描述设置宽松的时序约束导致VIVADO综合选择LUTRAMs代替块RAM。例如，设置假路径忽略读写时钟之间的定时，导致综合在块RAM上选择LUTRAM。我如何解决这个问题？解决方案因为它是整个流程的早期阶段，时序和约束的综合视图不够精确，不能满足所有预期的时序驱动...

评分

等级-LV2-ChipDebug

8年前发布271次阅读

VIVADO综合是否支持$CLog2函数？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

8年前发布14次阅读

VIVADO综合——工具在编译循环块时挂起

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

8年前发布35次阅读

ViVADO——我如何自动将所有端口放置在设计中？

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

8年前发布28次阅读

VIVADO综合-警告：跳过指令“RAMMY风格”：此RAM强制执行块

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

8年前发布159次阅读

LogICORIP AXI DATAMOVEV5.0不能配置大的突发长度和数据宽度

描述我将我的设计从XPS迁移到IPI，当我添加AXI DATAMOVEV5.0时，IPI中不存在一个限制。例如，我想配置内核有一个内存映射数据宽度为512，最大突发大小为256。然而，当选择MM数据宽度为512时，AXI DATAMOVEV5.0限制了我的最大突发大小为64。这是预期的行为吗？...

评分

等级-LV2-ChipDebug

8年前发布61次阅读

ViVADO-在VIVADO工具中有HDL源文件（实体/模块）的“生成实例化模板”选项吗？

描述在ISE设计工具中，可以打开设计实用程序并查看HDL实例化模板。它创建了一个.VHI文件（VHDL）或.VIIO（Verilog），其中包含了所选源的组件和实例化模板。ViVADO设计套件中是否有类似的特性？解决方案ViVADO设计套件为复合文件（例如，.xCI，.bd和.xPS设计...

评分

等级-LV2-ChipDebug

8年前发布12次阅读

VIVADO IP打包器类型的实际泛型被转换为签名泛型，导致“错误：[ IPHOFROW 19-328 5]未能将浮点值’x.xx ‘转换为HDL值。”

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

8年前发布10次阅读

14.7 SDK-使用系统调试器调试应用程序导致“不能访问AFI寄存器”

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

8年前发布10次阅读

LogICORIP JESD204B V5.0-RX寄存器地址决定大于2车道的多车道核心的非预期偏移

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV2-ChipDebug

8年前发布12次阅读

FPGA多引导-当更新多引导映像时，推荐什么擦除/程序排序？

描述当我尝试更新多引导映像时，应该从开始还是结束擦除/Program？解决方案Xilinx建议避免后续数据损坏的加载同步字。当擦除时，同步字扇区必须首先擦除。推荐的顺序是从比特流的开始到结束。当Program时，同步字扇区必须最后Program。推荐的顺序是从一开始到...

评分

等级-LV2-ChipDebug

8年前发布11次阅读

14.7 SDK库- XLSIKE库不编译

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

8年前发布17次阅读

14.7个SDK BSP-编译独立BSP与ARMCC编译器失败

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

8年前发布50次阅读

QSGMII V2.0（Rev 1）和更早更新到7系列GTH的RX终端

描述如果使用QSGMII核心V2.0（Rev 1）和较早地使用GTH收发器来定位ViRTEX-7器件，则RX终端被设置为AVTT，而GTH收发器用户指南中的最新推荐是使用DFE模式将RX终端设置为800毫伏。解决方案为了改变VRTEX-7GTH收发器的RX终止到800毫伏：在核心名称更改为使用以下...

评分

等级-LV2-ChipDebug

8年前发布21次阅读

ViVADO约束——我如何忽略两个时钟域之间的时序分析，包括任何自动生成的时钟？

描述在我的设计中有两个输入时钟，其中一个驱动MMCM。如果要在两个时钟之间设置假路径，包括自动生成的时钟，正确的命令是什么？解决方案在下面的示例约束中，两个输入时钟的时钟对象被命名为CLK1（它驱动MMCM）和CLK2。1。SETY-FALSESYPATH——从[ GETHECHOC...

评分

等级-LV2-ChipDebug

8年前发布11次阅读

什么代码CONSeREST做SETIONDIGTIVIVY管道-Enable？

描述我想用这个StudioDigiviePix-管道循环上的选项。这是可能的吗？解决方案这个StudioDigiviePix-管道选项可以用来冲洗流水线逻辑，如果输入逻辑停止。因为循环需要循环的所有迭代来完成操作，所以刷新流水线会破坏逻辑完整性。因此，-允许刷新循环不支持选...

评分

等级-LV2-ChipDebug

8年前发布57次阅读

什么是FSDB文件？我能在支持的仿真器中查看这个吗？

描述什么是FSDB文件？我能在支持的仿真器中查看这个吗？解决方案FSDB文件是用于存储仿真波形数据的扁平ASCII文件。它类似于VCD文件。它是由一个不支持的仿真器称为NWAVE（SpRunStand）生成的。您可以将其转换为VCD或优选WLF（MODESIM）格式进行查看。

评分

等级-LV2-ChipDebug

8年前发布50次阅读

ARTIX-7 FPGA引线键合封装器件的设计咨询——SelectIO在使用GTP收发器时禁止PIN表

描述这种设计咨询提供了SelectIO使用准则，当GTP收发器在6 Gb/s的线路速率中使用在ARTX-7 FPGA器件中的引线键合封装中。解决方案在XC7A100T器件FGG67封装中的测试特别表明，ARTIX-7 FPGA引线键合封装中的GTP收发器可以对某些SelectIO banks敏感。该应答记录包...

评分

等级-LV2-ChipDebug

8年前发布17次阅读

2013、X -如何用VCS运行AXI BFM仿真？

描述f或设计NS使用BFM，你如何在VCS中进行功能仿真？解决方案要使用VCS运行AXI BFM仿真，您需要使用“-Load选项”指定BooLyType（S）。下面是一个示例脚本：VCS -Ful664 - Debug GPP PP-T PS - LIVEST - 60加载XILIXX-VIVADO/IDSSYLIT/ISE /LIB／LIL64／LIXXI...

评分

等级-LV2-ChipDebug

8年前发布36次阅读

2013.3 SDK／14.7 EDK-AXI TFT驱动程序总是在XTrime.h中生成基址和高地址为0x00，这是不正确的。

描述驱动程序TCL查找参数CysSaxAixBaseADDR和CsS*AXIIIHyAdDR，但没有找到它们。这是因为实际的参数被称为CyBaseAdvor和CyHyAdvix.在xOrth.h中显示的地址是零。解决方案为了解决这个问题，将附加的补丁应用到现有的AXI TFT驱动程序版本V4Y021A。附件关联附件...

评分

等级-LV2-ChipDebug

8年前发布8次阅读

2013.3 SDK／14.7 EDK-XADCPS自测试失败

描述这个答案记录是XADCPS驱动程序（V1Y02YA），它是14.7／2013.3工具版本的一部分。由于驱动文件XADCPSIHH.H中的寄存器偏移错误，寄存器访问不会发生。驱动器本身的自检失败，并且驱动程序将无法工作。解决方案为了解决这个问题，将附加的补丁应用到XADCPS驱...

评分

等级-LV2-ChipDebug

8年前发布33次阅读

如何将多个参数传递给“Syth.Extudio.RoDimeOrthOp选项”

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV2-ChipDebug

8年前发布8次阅读

当通过“综合失败”对话框转到“消息”视图时，不记得ViVADOO-消息筛选器。

描述在消息视图中，我更改过滤器并选择查看警告以及错误和关键警告。当综合（或另一个进程）失败时，会出现一个对话框，询问是否查看消息。当单击“确定”并显示“消息”视图时，它不会显示警告，警告提示框未勾选。为什么以前的过滤器选择不记得？解决方案消...

评分

等级-LV2-ChipDebug

8年前发布12次阅读

VIVADO ID-取消手动复制项目中的进程运行也取消了原始项目中的进程运行

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

上一页 1…138 139140141 142…368 下一页跳转

143人已关注

Xilinx-AMD-ChipDebug

Xilinx-AMD

赛灵思是FPGA、可编程SoC及ACAP的发明者，其高度灵活的可编程芯片由一系列先进的软件和工具提供支持，可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。

帖子

1.1W+

互动

479

阅读

34W+

搜索

开启精彩搜索

最新的帖子

chipdebug是一个专业的芯片开发调试分享社区，这里是电子工程师分享开发资料，调试经验的社区。
合作、删帖请联系 admin@chipdebug.com
Copyright © 2022 · ChipDebug · 由 ChipDebug 强力驱动.

在手机上浏览此页面

登录

没有账号？立即注册

邮箱

验证码

记住登录账号密码登录

用户名/手机号/邮箱

登录密码

记住登录找回密码 | 免密登录

注册

已有账号，立即登录

本站需使用邀请码注册

部分邀请码还可获取丰厚奖励
获取邀请码请与客服联系

请填写邀请码

设置用户名

手机号或邮箱

验证码

设置密码

重复密码

注册即表示同意用户协议、隐私声明

欢迎光临！

ChipDebug入站需知

如发现帐号发垃圾帖或垃圾评论的一律封号！

ChipDebug是一个芯片开发调试分享网站
欢迎您的到来！如果您没有帐户请先点击下方按钮进行注册

登录注册找回密码积分规则