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赛灵思是FPGA、可编程SoC及ACAP的发明者， 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持，可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
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请教一下大家，我需要将一个输入频率为1-4MHZ的时钟，倍频4倍呢，即输出频率随输入频率在4~16M的范围内变化。可是PLL的XILINX 的IP核需要填上输出时钟，那输出频率不是被固定死了吗？
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PLL的输入和输出可以抽象为是一个比例关系，例如你就填2M输入，8M输出，实际上你输入1-4M，那么输出就会在4~16M内变动。不过我没试过，不确定1-4M这么低的频率PLL能不能锁定，另外，锁定时间未知。

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