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Zynq-7000 SoC,DevC – 通过DevC接口的比特流的PL回读操作不起作用
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Zynq-7000 SoC,SPI – 主模式设置时序和SPI参考时钟周期
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不支持Zynq-7000 SoC,DDR – LPDDR2每个库刷新
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Zynq-7000 SoC,DDR PS – 读取操作在128个DDR时钟周期内遵循MRW时出现故障
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Zynq-7000 SoC,DDR – 在LPDDR2模式下,自刷新退出后不发出ZQCL命令
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Zynq-7000 SoC,APU – PLD指令甚至可能在禁用的数据高速缓存中分配
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Zynq-7000 SoC,APU – 调试的可见性启用访问权限启用/禁用跟踪不受ISB指令保证
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Zynq-7000 SoC,APU – 对中止内存区域的推测性可缓存读取清除内部独占监视器,可导致活锁
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Zynq-7000 SoC,APU – 无论奇偶校验使能位设置如何,始终报告BTAC和GHB上的奇偶校验错误
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不支持Zynq-7000 SoC,Boot – MultiBoot功能
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Zynq-7000 SoC,信号 – 当VCCO_MIO处于2.5 / 3.3V时将GPIOB编程为HSTL18会损坏IOB接收器
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Zynq-7000 SoC,XADC – ADC的片上电压基准不准确
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Zynq-7000,XADC – 线性度,失真和SNR的规格变化
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Zynq-7000 SoC,功率 – CES器件的静态电流高于XPE功耗估算器中的报告
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Zynq-7000 SoC,引导 – 在NOR引导期间,BootROM无意中配置了MIO 2和MIO 14引脚
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Zynq-7000 SoC,引导 – 在NOR引导期间,MIO 1引脚设置为地址位25
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Zynq-7000 SoC,引导 – 四SPI引导,双SS,8位并行I / O的图像搜索以64 KB步长执行,搜索范围限制为16 MB
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Zynq-7000 SoC,Boot – Quad-SPI控制器,在非Quad-SPI启动模式下,在SPI数据阶段不会驱动HOLD_B无效
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Zynq-7000 SoC,引导IOP – Micron 8Gb(片上ECC)NAND器件无法工作
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Zynq-7000 SoC引导IOP – BootROM在Quad-SPI x8和SRAM / NOR的前16 MB后停止搜索引导映像
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Zynq-7000 SoC,Boot Sys – JTAG引导模式不支持JTAG
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Vivado DSP工具(用于DSP的系统生成器)(2012.1) – Vivado SysGen中的Xilinx BlockAdd功能显示不支持的块
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Vivado DSP工具 – 用于DSP 2012的系统生成器 – 为什么在具有多个独特SysGen子模块的设计中,针对引脚位置和约束的严格警告?
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用于PCI Express v1.5的7系列集成模块(ISE 14.1 / Vivado 2012.1) – 端点配置的VHDL仿真支持
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用于PCI Express v1.4的7系列集成模块(ISE 14.1) – 接口宽度为128位的完整数据包生成错误,配置不是x8Gen2
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用于PCI Express v1.4的7系列集成模块(ISE 14.1 / Vivado 2012.1) – 某些IP配置中的时序违规
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用于PCI Express v1.4的7系列集成模块(Vivado 2012.1) – 不支持x1Gen1(64位)和x1Gen2(64位)以外的核心配置
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用于PCI Express v1.4的7系列集成模块(Vivado 2012.1) – 端点配置中的VHDL支持
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适用于PCI Express v1.4的7系列集成模块(Vivado 2012.1) – 根端口配置支持
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Vivado DSP工具(用于DSP的系统生成器)(2012.1) – 为什么MATLAB不能从PlanAhead工具启动?
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