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Xilinx-AMD-ChipDebug

Xilinx-AMD

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赛灵思是FPGA、可编程SoC及ACAP的发明者，其高度灵活的可编程芯片由一系列先进的软件和工具提供支持，可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。

Xilinx-AMD-ChipDebug

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8年前发布15次阅读

14.2 XPS – 在LMB_BRAM_IF_CNTRL上使用ECC时，必须使用该接口

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8年前发布106次阅读

Zynq – （x1，x2，x4，x8）模式的最大QSPI频率是多少？

描述 QSPI（xX）模式的最大频率是多少？解启用反馈时钟后，最大QSPI器件频率理论上为100MHz，因为最大PCAP（处理器配置访问端口）频率的额定频率为100MHz。实际上，此速度可能受闪存允许的配置速度和用于配置线的LVCMOS IO标准的限制。

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8年前发布27次阅读

EDK-14.3，Zynq-7000 – FSBL中使用的默认QSPI接口时钟频率是多少？如何加速它？

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8年前发布12次阅读

2012.2 Vivado Place – 垂直时钟分支的超额订购导致无法连接的时钟连接

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8年前发布81次阅读

Zynq-7000 – 如何使用DDRC地址映射？

描述如何将Zynq-7000 DDR控制器地址映射用于从AXI地址转换为DRAM寻址？解通常，Xilinx设计工具提供默认的行/存储区/列寻址配置，并且应该在大多数情况下使用。附在本答复记录末尾的文档提供了所使用的地址映射的示例配置。附件相关附件名称文件大小文件类...

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8年前发布333次阅读

Zynq-7000，GIC – 如何设置中断优先级？

描述如何为每个IRQ ID＃设置中断优先级？寄存器ICDIPR0 - 23可在 TRM 中找到，但没有详细说明。解 ICDIPRx寄存器由4个8位字段组成。每个字段与每个IRQ ID＃0-95相关联。 ICDIPR0 Byte0（[7：0]） - IRQ ID＃0， ICDIPR0 Byte1（[15：8]） - IRQ ID＃2， IC...

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8年前发布50次阅读

14.3 SDK，EDK，Impact – Avnet ZED板上的Flash编程支持

描述 14.2及更早版本的工具版本不支持Avnet ZED板上的闪存编程。解 Avnet ZED板在板上有256Mbit的部件。要访问此器件的完整存储空间，需要新的SPI命令。当前的编程解决方案不支持这些附加命令。 14.3工具确实支持对器件的第一个128Mbit进行编程，但第二个128...

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8年前发布41次阅读

14.2 XMD，Zynq-7000 – 当我运行使用PL AXI端口的应用程序时，为什么XMD流程会挂起？

描述当我运行通过任何AXI端口使用PL外设的应用程序时，以下流程会挂起（例如，尝试通过M_AXI_GPx端口访问PL @ 0x40000000）：连接臂hw 源ps7_init.tcl ps7_init mrd 0x40000000 1 解从ISE Design Suite 14.2开始，ps7_init.tcl不启用电平移位器。此外，在2....

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8年前发布194次阅读

Vivado – 如何从Vivado IDE中写出源文件列表（Verilog，VHDL，网表等）？

描述我想写出一个已添加到我的Vivado项目的源文件列表。如何才能做到这一点？解您可以在Tcl控制台中使用get_files命令：％get_files 如果您想要特定类型，请使用：％get_files -filter {FILE_TYPE == Verilog} 如果您真的想知道源集中的源文件是什么，请使...

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8年前发布40次阅读

7系列XADC – Vivado 2012.3“错误：[放置30-372]由于辅助输入，BankXX已锁定具有不兼容标准的终端”

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8年前发布12次阅读

14.2 – XPS / XMD -XMD命令行历史记录不适用于RHEL6和libreadline.so.6

描述 XMD命令行历史记录不适用于RHEL6和libreadline.so.6。解要解决此问题，需要在系统上安装两个compat-readline5和compat-readline5.i686软件包。安装这些软件包后，XMD命令行历史记录将起作用。

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8年前发布38次阅读

14.2 Zynq IP – UART接收器超时错误中断状态中使用的单位是多少？

描述在Zynq TRM （UG585）的第463页上，它指出“ TIMEOUT ：接收器超时错误中断状态。只要接收器超时计数器由于长时间空闲状态而...

14.2 Zynq IP - UART接收器超时错误中断状态中使用的单位是多少？-ChipDebug

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8年前发布10次阅读

在7系列FPGA GTX中使用CTLE自适应模式

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8年前发布25次阅读

SelectIO设计助手 – 可靠性和过度驱动IO。

描述设计助手将引导您完成SelectIO的推荐设计流程，同时调试常见问题。 Design Assistant不仅提供有用的设计和故障排除信息，还指向您需要阅读的确切文档，以帮助您有效地使用SelectIO进行设计。注：本文是Xilinx SelectIO解决方案中心（Xilinx答复50924）的...

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8年前发布313次阅读

Vivado综合设计助手 – 帮助SystemVerilog进程支持

描述此答复记录描述了Vivado Synthesis支持的SystemVerilog进程，并提供了它们的编码示例。这些编码示例附在此答复记录中。答案记录还包含与已知问题和良好编码实践相关的信息。注意：每个编码示例都可用于直接创建Vivado项目。请参阅每个源文件中的标题，以...

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8年前发布55次阅读

Vivado综合设计助手 – 帮助SystemVerilog支持 – 聚合数据类型

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8年前发布32次阅读

Vivado综合设计助手 – 帮助SystemVerilog支持 – 连接模块和接口

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8年前发布16次阅读

Vivado综合设计助手 – 帮助SystemVerilog支持 – 包

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8年前发布76次阅读

7系列XADC – 选择内部或外部参考影响精度吗？

描述在7系列XADC中，可以使用外部或内部参考。使用外部参考有什么好处？解 7系列数据表包含精度规范，但不区分使用哪种类型的参考（以前的系列数据表具有带内部参考的规范和带有外部参考的另一规范）。数据手册中的规格适用于1.25V的理想参考电压，假设已...

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8年前发布78次阅读

iMPACT SVF文件生成演练

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8年前发布163次阅读

iMPACT SVF文件播放演练

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8年前发布31次阅读

Xilinx MIG 7系列解决方案中心 – 设计助手 – 使用NCSIM仿真MIG DDR3示例设计

描述 MIG 7系列不支持NCSIM仿真，仅支持ISE仿真，Vivado仿真器和Modelsim。创建此答复记录是为了帮助需要使用NCSIM进行仿真的用...

Xilinx MIG 7系列解决方案中心 - 设计助手 - 使用NCSIM仿真MIG DDR3示例设计-ChipDebug

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Vivado HLS – 在哪里可以找到为Visual Studio编写HLS代码的独立库？

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8年前发布9次阅读

针对Kintex-7和Virtex-7 FPGA GTX生产芯片CDR属性更新的设计咨询

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14.2 PlanAhead – BankI / O Bank中专用的bankType不支持DIFF_HSTL_II_DCI_18 I / O标准：4（专用）

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MIG 7系列DDR3 / DDR2 – 设计助手 – PHY概述

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Zynq-7000 SoC，引导IOP – SDIO引导模式以低频率和1位数据宽度运行

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8年前发布104次阅读

MIG 7系列DDR3 / DDR2 – 生成的RTL参数，UCF约束和信号描述

描述 MIG 7系列设计助手的这一部分重点介绍生成的MIG 7系列DDR3 / DDR2设计的信号，UCF约束和参数说明。请根据您的具体问题查看以下部分。注意：此答复记录是Xilinx MIG解决方案中心（Xilinx答复34243）的一部分。 Xilinx MIG解决方案中心可用于解决与MIG相...

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8年前发布36次阅读

Zynq-7000 Debug – 使用Green Hills Probe进行实时调试

描述 Green Hills Probe是一种高级硬件调试器件，可连接Zynq-7000上的板载调试端口。解 Green Hills Software的Xilinx Zynq-7000嵌入式软件解决方案描述于： http://www.ghs.com/products/xilinx_zynq.html

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8年前发布45次阅读

14.2 EDK / Zynq – 在PL上添加CIP pcore并使用开箱即用的软件驱动程序代码，将源缓冲区和目标缓冲区设置为ddr时不起作用

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