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FPGA CPLD资料源码分享-ChipDebug

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FPGA CPLD资料源码分享-ChipDebug

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等级-LV1-ChipDebug

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国外FPGA数字设计书籍免费分享

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3年前更新46次阅读

PCIe扫盲——配置空间的读写机制

PCIe 需要特别注意的是，PCIe的Spec中明确规定只有Root有权限发起配置请求（Originate Configuration Requests），也就是说PCIe系统里...

PCIe扫盲——配置空间的读写机制-ChipDebug

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免费分享基于XILINX FPGA的万兆udp工程

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自己动手写CPU PDF电子书下载带书签目录完整版.pdf

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等级-LV4-ChipDebug

3年前更新44次阅读

PCIe扫盲——链路初始化与训练基础（三）之LTSSM

PCIe 这一篇文章来简单地介绍一下链路训练状态机（Link Training and Status State Machine，LTSSM），并简要地介绍各个状态的作用和...

PCIe扫盲——链路初始化与训练基础（三）之LTSSM-ChipDebug

PCIe扫盲——链路初始化与训练基础（三）之LTSSM-ChipDebug

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verilog 学习资料分享

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基于 FPGA 实现多路UART/SPI通信系统

第一部分设计概述 /Design Introduction本次的设计为多路UART/SPI通信系统，可以实现一对多的通信。系统可以运行在UART模式，也...

基于 FPGA 实现多路UART/SPI通信系统-ChipDebug

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2年前更新42次阅读

FPGA实现多通道数据整形器（MCDF）verilog设计（一）——通道从端模块 (slave_fifo)

文章目录一、MCDF设计要求二、通道从端模块 (slave_fifo) 1、原理分析 2、设计思路 3、结果分析
一、MCDF设计要求
多通道数据...

FPGA实现多通道数据整形器（MCDF）verilog设计（一）——通道从端模块 (slave_fifo)-ChipDebug

FPGA实现多通道数据整形器（MCDF）verilog设计（一）——通道从端模块 (slave_fifo)-ChipDebug

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等级-LV4-ChipDebug

3年前更新41次阅读

PCIe扫盲——PCIe卡Spec（CEM）导读

PCIe 前面的文章介绍过，PCIe总线除了有Base Spec，还有关于PCIe卡的Spec（又称为CEM Spec，全称为PCI Express Card Electromechanica...

PCIe扫盲——PCIe卡Spec（CEM）导读-ChipDebug

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等级-LV4-ChipDebug

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PCIe扫盲——TLP Header详解（一）

PCIe 事务层包（TLP）的一般格式如下图所示：
前面的文章介绍过，TLP Header为3DW或者4DW，Data Payload为1-1024DW，最后的TLP Digest...

PCIe扫盲——TLP Header详解（一）-ChipDebug

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等级-LV4-ChipDebug

3年前更新40次阅读

Lattice CrossLink-NX/Certus-NX FPGA 对PCIe的支持

PCIe 本文主要介绍Lattice近期发布的两款芯片对PCIe协议的支持，以及相关IP的使用方法和注意事项。
Lattice在19年底，发布了业界首款...

Lattice CrossLink-NX/Certus-NX FPGA 对PCIe的支持-ChipDebug

Lattice CrossLink-NX/Certus-NX FPGA 对PCIe的支持-ChipDebug

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等级-LV1-ChipDebug

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国外FPGA数字设计推荐书籍免费下载

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等级-LV4-ChipDebug

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PCIe扫盲——基于WinDriver快速开发PCIe驱动简明教程

PCIe 本文将简要介绍如何使用Jungo公司的WinDriver工具快速开发PCI Express设备驱动，以及相关注意事项。本文所使用的的测试平台信息...

PCIe扫盲——基于WinDriver快速开发PCIe驱动简明教程-ChipDebug

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等级-LV4-ChipDebug

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以太网扫盲——64b/66b编码

64b/66b编码技术是IEEE 802.3工作组为10G以太网提出的，目的是减少编码开销，降低硬件的复杂性，并作为8b/10b编码的另一种选择，...

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等级-LV2-ChipDebug

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上传个老物件，82c54的cpld/FPGA实现源码及设计文档

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PCIe扫盲——BDF与配置空间

PCIe 前面的文章中介绍过，每一个PCIe设备可以只有一个功能（Function），即Fun0。也可以拥有最多8个功能，即多功能设备（Multi-Fun）...

PCIe扫盲——BDF与配置空间-ChipDebug

PCIe扫盲——BDF与配置空间-ChipDebug

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数字设计相关电子书（补发）

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等级-LV1-ChipDebug

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Altera FPGA／CPLD设计基础篇高级篇(第2版）及光盘下载

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分享几本FPGA项目管理方面的书

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Verilog数字系统设计教程夏宇闻第3版.pdf

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等级-LV4-ChipDebug

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基于FPGA的嵌入式图像处理系统设计_原魁[译].pdf

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等级-LV2-ChipDebug

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FPGA CPLD应用设计200例.pdf

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等级-LV4-ChipDebug

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PCIe扫盲——PCI总线的三种传输模式

PCIe 本文来简单地介绍一下PCI Spec规定的三种数据传输模型：Programmed I/O（PIO），Peer-to-Peer和DMA。
三种数据传输模型的示意图...

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qpsk调制的FPGA实现详解

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等级-LV4-ChipDebug

3年前更新34次阅读

PCIe扫盲——Power Management概述（二）——链路唤醒与PME产生

PCIe 链路唤醒机制可以让处于非D0状态的Endpoint，通过唤醒来请求Root（软件层）让其返回D0状态。PCIe PM的软件层和PCI PM是兼容的，...

PCIe扫盲——Power Management概述（二）——链路唤醒与PME产生-ChipDebug

PCIe扫盲——Power Management概述（二）——链路唤醒与PME产生-ChipDebug

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华为Synplify快速入门.pdf

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PCIe扫盲——一个典型的PCI总线周期

PCI总线是一种地址和数据复用的总线，即地址和数据占用同一组信号线AD。PCI总线的所有信号都与时钟信号同步，及所有的信号的变化...

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3年前更新33次阅读

PCIe扫盲——ReTimer和ReDriver简介

PCIe 自2019年下半年，PCIe Gen5正式发布以来，其单个Lane/Channel速率已达32Gbps，传统的FR4电路板支持这么高的速率是完全不可能...

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2048点FFT verilog 源码

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等级-LV2-ChipDebug

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【论文推荐】基于FPGA的人体行为识别系统的设计

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