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FPGA CPLD
FPGA常见问题
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FPGA常见问题，如仿真，时序，设计思路等。
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littleLyon
2年前更新
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为什么以及如何使用聚合物铝电容器为 CPU、ASIC、FPGA 和 USB 有效供电
在设计 USB 电源以及电子系统和子系统（包括 IC、特定应用 IC (ASIC)、中央处理器 (CPU) 和现场可编程门阵列 (FPGA)）的功率输...
+2
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littleLyon
2年前更新
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滤波器的功能和分类
滤波器是一种选频装置，可以使信号中特定的频率成分通过，而极大地衰减其它频率成分。在测试装置中，利用滤波器的这种选频作用，可以滤除干扰噪声或进行频谱分析。
广义地讲，任何一种信息传输的通道（媒质）都可视为是一种滤波器。因为，任何装置的响应特性...
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XYShaoKang
2年前更新
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FPGA学习、一起来了解一下FIFO！
一：fifo是什么
FIFO的完整英文拼写为FirstIn First Out，即先进先出。FPGA或者ASIC中使用到的FIFO一般指的是...
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followWinter
2年前更新
163次阅读
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MIPI DSI 接口协议介绍
MIPI（移动行业处理器接口）是Mobile Industry Processor Interface的缩写。MIPI（移动行业处理器接口）是MIPI联盟发起的为移动...
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BertramChen
2年前更新
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FPGA学习笔记
1、clk中为什么用posedge而不用negedge?
（1）、一般情况下，系统中统一用posedge避免用negedge，降低设计的复杂度，可减少出错...
+1
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BertramChen
2年前更新
13次阅读
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FPGA学习-8B/10B编码
8B/10B，也叫做8字节/10字节或8B10B。8B/10B方式最初由IBM公司于1983年发明并应用于ESCON(200M互连系统），由Al Widmer和Peter F...
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Jackle910
2年前更新
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FPGA学习-AXI总线协议时序
由于ZYNQ架构和常用接口IP核经常出现 AXI协议，赛灵思的协议手册讲解时序比较分散。所以笔者收藏AXI协议的几种时序，方便编程。(...
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Jackle910
2年前更新
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Xilinx FPGA PCIE之DMA
PCIe
在PCIE中有两种数据传输方式：DMA(Direct Memory Access)，直接内存访问，在该模式下，数据传送不是由CPU负责处理，而是由一个特殊的处理器DMA控制器来完成，因此占用极少的CPU资源。PIO(Programmed Input-Output)，可编程输入输出，在该模式下，数据传送由CP...
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Jackle910
2年前更新
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FPGA 时序约束 一 如何查看时序错误
1、时序错误的影响
一个设计的时序报告中，design run 时序有红色，裕量（slack）为负数时，表示时序约束出现违例，...
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Jackle910
2年前更新
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FPGA时序约束之时钟周期约束
1. 时钟周期约束： 时钟周期约束，顾名思义，就是我们对时钟的周期进行约束，这个约束是我们用的最多的约束了，也是最重要的约...
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Jackle910
2年前更新
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FPGA时序约束理论之伪路径
1. 什么是伪路径？
伪路径指的是该路径存在，但该路径的电路功能不会发生或者无须时序约束。如果路径上的电路不会发...
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Jackle910
2年前更新
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FPGA学习-关于延迟的用法
1.0延时
Verilog和VHDL是一种基于实际电路进行设计的硬件描述语言，所以在设计时，要更多的基于实际电路去考虑延时的添加。
在实...
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Jackle910
2年前更新
135次阅读
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CAN总线为什么要有两个120Ω的终端电阻
CAN总线为什么要有两个120Ω的终端电阻
CAN总线两端必须连接终端电阻才可以正常工作，终端电阻应该与通讯电缆的阻抗相同，典型值...
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Jackle910
2年前更新
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FPGA学习-FIFO使用小结
FIFO的使用非常广泛，一般用于不同时钟域之间的数据传输，或者用于不同数据宽度之间的数据匹配。在实际的工程应用，可以根据需要...
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Jackle910
2年前更新
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FPGA学习-m序列信号发生器
1.m序列简介
m序列是目前广泛应用的一种伪随机序列，其在通信领域有着广泛的应用，如扩频通信，卫星通信的码分多址，数字数据中...
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Jackle910
2年前更新
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Vivado工程经验与时序收敛技巧
FPGA毕竟不是ASIC，对时序收敛的要求更加严格，本文主要介绍本人在工程中学习到的各种时序约束技巧。
首先强烈推荐阅读官方文档U...
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Jackle910
2年前更新
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FPGA开发中时序不满足（建立时间）的典型案例及解决方法
原先的时序报告：
根据时序报告中的路径提示，在ILA的某个路径上建立时间过长，而程序中并未例化ila的核，只是使用了chipscrop....
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Jackle910
2年前更新
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FPGA数字信号截位分析和位宽设计
FPGA数据在进行乘加过程中会面临这数据位宽变大的问题，然而硬件资源是有限的，需要对数据最终位宽进行设计，这就会面临着位宽的...
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Jackle910
2年前更新
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DDR3地址和容量计算、Bank理解
DDR3 地址线
DDR3为减少地址线，把地址线分为行地址线和列地址线，在硬件上是同一组地址线；地址线和列地址线是分时...
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Jackle910
2年前更新
13次阅读
关注
FPGA学习和发展方向
FPGA学习重点
1. 看代码，建模型
只有在脑海中建立了一个个逻辑模型，理解FPGA内部逻辑结构实现的基础，才能明白为什么写Verilog和写C整体思路是不一样的，才能理解顺序执行语言和并行执行语言的设计方法上的差异。在看到一段简单程序的时候应该想到是什么样...
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mscststs
2年前更新
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Vivado修改IP源文件的注意事项
有些时候，根据设计需求可能会想要修改IP核生成的源文件（只能修改未加密文件），包括HDL文件和XDC约束文件。这种修改不能直接修...
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mscststs
2年前更新
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FPGA学习-CRC校验
一、CRC原理。
CRC校验的原理非常简单，如下图所示。
其中，生成多项式是利用抽象代数的一些规则推导出来的，而模2...
+4
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mscststs
2年前更新
8次阅读
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Xilinx SRL16E 使用详解
在做FPGA的开发过程中经常会使用到移位寄存器，一般我们使用移位寄存器的目的都是为了将某个信号进行打拍，使得时序符合...
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mscststs
2年前更新
5次阅读
关注
PCIe传输速率和可用带宽(吞吐量)计算
几个概念：
传输速率为每秒传输量GT/s，而不是每秒位数Gbps，是因为传输量包括不提供额外吞吐量的开销位，比如PCIe 1x和PCIe 2x...
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mscststs
2年前更新
39次阅读
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FPGA学习-FIFO深度H的计算
介绍：
对于fifo来说，H的设置至关重要。既要保证功能性，不溢出丢数，也要保证性能流水。深度设置过小会影响功能，过大又浪费资源。因此，总结下fifo设计中深度H的计算。
一、同步sync fifo
1.1 流控反压后不溢出
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mscststs
2年前更新
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verilog基础—规范化参数定义parameter
采用parameter可以让程序变得可维护性，所以在verlog中，尽量在有数据可能发生变动的地方，设置为parameter，以免以后又从头开始...
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mscststs
2年前更新
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Verilog学习笔记
取某个信号的上升沿或下降沿信号
取一个信号的上升沿或下降沿信号，可以通过将信号delay后，然后将原信号和delay信号，通过不同...
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Sahara
2年前更新
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基于Verilog的DDS波形发生器的分析与实现（三角波、正弦波）
基于Verilog的DDS波形发生器的分析与实现（三角波、正弦波）最近学习了一下关于DDS的相关知识，本篇概要记录一下自己的理解与实...
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Sahara
2年前更新
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移位寄存器（左移、右移、双向）的Verilog实现
移位寄存器（左移、右移、双向）的Verilog实现
移位寄存器的功能和电路形式较多，按移位方向分有左移、右移、和双向移位寄存器；...
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Sahara
2年前更新
11次阅读
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Vivado中FFT IP核的使用
FFT（快速傅里叶变换）作为数字信号处理的核心算法具有重要的研究价值，可应用于傅里叶变换所能涉及的任何领域，如图像处理、音...
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