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FPGA常见问题-ChipDebug

FPGA常见问题

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FPGA常见问题，如仿真，时序，设计思路等。

FPGA常见问题-ChipDebug

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毛毛是只好汪

等级-LV1-ChipDebug

7个月前发布17次阅读

提问上板测试问题，新人请教

黑金XC7Z020B的板子将bit文件（功能是设置LED4闪烁）下到板子里后，LED4正常闪烁，为什么led1~led3都是微亮啊？我下载uart发送...

上板测试问题，新人请教-ChipDebug

上板测试问题，新人请教-ChipDebug

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等级-LV2-ChipDebug

6年前发布100次阅读

想问下针对64bit的除法~有什么好的建议吗？

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等级-LV1-ChipDebug

2年前发布71次阅读

std_logic_unsigned.vhd

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等级-LV2-ChipDebug

6年前发布40次阅读

采集数据发送到40gbe或者是100gbe，这个有没有推荐的FPGA方案？

采集数据发送到40gbe或者是100gbe，这个有没有推荐的FPGA方案？

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等级-LV1-ChipDebug

5年前发布122次阅读

在FPGA高速AD采集设计中的PCB布线解决方案浅析

在FPGA高速AD采集设计中，PCB布线差会产生干扰。今天小编为大家介绍一些布线解决方案。
1、信号线的等长
以SDRAM或者DDRII为例，...

在FPGA高速AD采集设计中的PCB布线解决方案浅析-ChipDebug

在FPGA高速AD采集设计中的PCB布线解决方案浅析-ChipDebug

在FPGA高速AD采集设计中的PCB布线解决方案浅析-ChipDebug

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在FPGA高速AD采集设计中的PCB布线解决方案浅析-ChipDebug

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等级-LV2-ChipDebug

2年前更新6次阅读

High Speed Serdes 技术概述（三）

1.3.4 差动驱动器
差分驱动级是一个模拟电路，用于驱动差分信号的真信号和补信号。输出数据的驱动必须使抖动最小化。在一些...

High Speed Serdes 技术概述（三）-ChipDebug

High Speed Serdes 技术概述（三）-ChipDebug

High Speed Serdes 技术概述（三）-ChipDebug

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High Speed Serdes 技术概述（三）-ChipDebug

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等级-LV2-ChipDebug

6年前发布54次阅读

有大神告知一下怎么在linux下调出来Candence吗？装上不知道怎么调出来了，执行什么命令啊

有大神告知一下怎么在linux下调出来Candence吗？装上不知道怎么调出来了，执行什么命令啊

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等级-LV1-ChipDebug

6年前发布75次阅读

下载和烧录的结果不同，是不是因为RTL的复位不对导致?

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我叫布拉格

等级-LV1-ChipDebug

2年前更新85次阅读

为什么同样的verilog代码前者可以输出数据，后者输出为0

为什么前者可以输出数据，后者输出为0源代码：module register(latch_en,fs_cnt_temp1,fx_cnt_temp1, fx_data_latch);input [31:...

为什么同样的verilog代码前者可以输出数据，后者输出为0-ChipDebug

为什么同样的verilog代码前者可以输出数据，后者输出为0-ChipDebug

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等级-LV1-ChipDebug

2年前发布78次阅读

aurora hard_err间断性报错

请问仿真的时候相同aurora互传，rx端收到了数据，但是lane_up和channel_up没有起来。hard_err间断性报错，请问是什么原因

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等级-LV2-ChipDebug

6年前发布137次阅读

请问有没有人熟悉用于车载的摄像头方案，最好是RGB格式数据可以直接送给FPGA的

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等级-LV1-ChipDebug

4年前发布71次阅读

如何将FPGA开发板上的固定频率根据键盘输入的值进行输出

如何将FPGA开发板上的固定频率源根据矩阵键盘输入的频率值进行输出

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等级-LV1-ChipDebug

2年前发布123次阅读

向大佬求助，模块调用然后截取数组，总是报错，请大佬赐教

向大佬求助，我是初学者，用verilog写了两个模块A，B, 让模块A调用模块B，其中模块A定义了一个较长的数组Y, 作为参量传递给模块B，就像这样B(Y)，在被调用的模块B中需要截取这个数组Y, 比如Y[10:0]，但总是报错： ERROR: [VRFC 10-2592] cannot index into no...

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等级-LV1-ChipDebug

1年前更新35次阅读

FPGA-SDRAM接口设计

摘要：（1）本文设计结果是：自己设计一个SDRAM的接口模块，能够通过控制该接口模块实现对sdram的读写；（2）如果要控制该接口模...

FPGA-SDRAM接口设计-ChipDebug

FPGA-SDRAM接口设计-ChipDebug

FPGA-SDRAM接口设计-ChipDebug

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FPGA-SDRAM接口设计-ChipDebug

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等级-LV3-ChipDebug

2年前更新113次阅读

FPGA开发学习的几大误区

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等级-LV1-ChipDebug

2年前更新117次阅读

为什么en一直是1啊？想用状态机控制时序信号

//控制一个led灯 4状态闪烁module led_run4_en(clk,control,reset_n,led);input clk;input [3:0]control;input reset_n;output reg led;reg [18:0]counter1;reg [1:0]counter2;reg [14:0]counter3;reg en;//10ms的定时器always@(posedge clk or negedge reset...

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等级-LV2-ChipDebug

7年前发布166次阅读

状态机总是莫名其妙的跳变到初始状态，有哪位有经验分享下?

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等级-LV3-ChipDebug

5年前发布514次阅读

verilog 独热码状态机

前言在查看ARM7TDMI源码的时候，我注意到他的内核ALU中的乘法器使用了一种不寻常的状态机，经过一番搜索终于确定了它就是独热码状态机。其实关于独热码状态机（one-hot state machine)念书的时候就有所了解，但是当时的了解仅限于一种状态机的编码方式，就跟...

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4年前发布108次阅读

NIOS 怎么扩展总线接口

nios 怎么接外设，扩展总线接口，如果接外设很多地址，怎么扩展像51单片机的总线

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等级-LV1-ChipDebug

3个月前发布11次阅读

有偿求助quartus函数信号发生器

纯新手用quartus写的函数信号发生器，在硬件实现出现了问题需要大佬帮忙解答

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等级-LV2-ChipDebug

6年前发布97次阅读

请问FPGA摄像头采集图像显示时好像有些蚯蚓似的爬的颜色在不停的变,好像浮在图像的上层是什么原因？

FPGA + SDRAM + TFT做的图像采集，结果我发现在摄像头图像显示时好像有些蚯蚓似的爬的颜色在不停的变,好像浮在图像的上层, 在图...

请问FPGA摄像头采集图像显示时好像有些蚯蚓似的爬的颜色在不停的变,好像浮在图像的上层是什么原因？-ChipDebug

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等级-LV1-ChipDebug

2年前更新274次阅读

FPGA学习-VHDL和Verilog中数组定义、初始化、赋值方法

VHDL和Verilog数组的定义、初始化、赋值的方法不只一种，以下是本人常用的方法，可能不是最方便的，但是比较好理解，...

FPGA学习-VHDL和Verilog中数组定义、初始化、赋值方法-ChipDebug

FPGA学习-VHDL和Verilog中数组定义、初始化、赋值方法-ChipDebug

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等级-LV2-ChipDebug

2年前更新50次阅读

同步复位与异步复位设计技术

一、导言
在具体讨论同步复位和异步之前，我们先提出一些基本原则以及涉及到的问题，在系统中使用同步复位还是异步复位？他们各...

同步复位与异步复位设计技术-ChipDebug

同步复位与异步复位设计技术-ChipDebug

同步复位与异步复位设计技术-ChipDebug

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同步复位与异步复位设计技术-ChipDebug

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等级-LV1-ChipDebug

1年前更新17次阅读

【FPGA基础】同步复位与异步复位

一、何时何处需要复位参考Xilinx官方文档《UltraFast Design Methodology Guide for FPGAs and SoCs (UG949)》：Xilinx器件具有专用的全局置位/复位信号 (global set/reset signal，GSR)。在器件配置结束时，此信号会对硬件中所有时序逻辑电路做初始化的赋值...

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等级-LV1-ChipDebug

4年前发布113次阅读

输入十路千兆以太网，输出一路10G

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等级-LV1-ChipDebug

2年前发布82次阅读

FPGA 信号输出功率不足

板上信号输出电压为1.2v即使接了电平转换器也只能提升一点点电压，如果我想要使用该信号驱动TB6600，我应该对信号进行怎样的处理‘

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等级-LV1-ChipDebug

2年前更新114次阅读

VCS+Verdi和Xrun+Indago简单仿真环境搭建

导言本期主要给大家出一个简单makefile+tcl的仿真环境，支持vcs+verdi以及xrun+indago，因为最近虚拟机中的vcs不稳定，所有把以...

VCS+Verdi和Xrun+Indago简单仿真环境搭建-ChipDebug

VCS+Verdi和Xrun+Indago简单仿真环境搭建-ChipDebug

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a持之以恒boy

等级-LV1-ChipDebug

4年前发布93次阅读

如何用Verilog写viterbi算法？

最近研究用Verilog来写viterbi算法，很难找到有用的资料，算法比较复杂现在不知道如何下手，希望能得到帮助。

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等级-LV1-ChipDebug

2年前更新21次阅读

FPGA项目开发包含那些任务？

FPGA 项目中包含哪些任务 2021/12/23工程实践中，任何使用FPGA器件进行的新项目都包含一个典型的任务列表。这些任务是开发团队...

FPGA项目开发包含那些任务？-ChipDebug

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等级-LV3-ChipDebug

5年前发布158次阅读

【转】应届生面试数字电路设计/FPGA开发工程师岗位总结—— 看得我啼笑皆非

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