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FPGA常见问题-ChipDebug

FPGA常见问题

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FPGA常见问题，如仿真，时序，设计思路等。

FPGA常见问题-ChipDebug

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等级-LV1-ChipDebug

2年前更新175次阅读

FPGA 实现视频拉伸或转换

具体情况：输入端是lvds接口的19201080视频，最终输出给2个lvds接口的1080P的屏显示，现在有一个芯片可以分割19201080的视频为两路960*1080，需要FPGA拉伸，付费求解决方案

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等级-LV1-ChipDebug

1年前更新16次阅读

FPGA基础语法

一、逻辑值
0：表示低电平，对应电路GND；
1：表示高电平，对应电路VCC;
X：表示未知，可为高电平，也可为低电平；

1

等级-LV1-ChipDebug

4年前发布30次阅读

全局时标如何可靠实现？

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等级-LV1-ChipDebug

2年前更新120次阅读

FPGA为什么程序固化？

固化是为了什么？不固化对程序有什么影响？

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等级-LV1-ChipDebug

2年前更新13次阅读

Vivado工程经验与时序收敛技巧

FPGA毕竟不是ASIC，对时序收敛的要求更加严格，本文主要介绍本人在工程中学习到的各种时序约束技巧。
首先强烈推荐阅读官方文档U...

Vivado工程经验与时序收敛技巧-ChipDebug

Vivado工程经验与时序收敛技巧-ChipDebug

Vivado工程经验与时序收敛技巧-ChipDebug

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等级-LV2-ChipDebug

2年前更新8次阅读

PCIe配置概述（二）

拓展配置空间
在阅读如下讨论时，请参阅图3-3。当PCIe被引入的时候，起初的256byte空间没有足够的区域去容纳所需要新的功能。所...

PCIe配置概述（二）-ChipDebug

PCIe配置概述（二）-ChipDebug

PCIe配置概述（二）-ChipDebug

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等级-LV1-ChipDebug

1年前更新13次阅读

4种FPGA时钟分频【附源码】：1.偶数分频；2.奇数分频（占空比50%）；3.奇数分频（任意无占空比）；4.小数分频；

VL37 偶数分频
题目介绍
请使用D触发器设计一个同时输出2/4/8分频的50%占空比的时钟分频器；注意rst为低电平复位。
信号示意图...

4种FPGA时钟分频【附源码】：1.偶数分频；2.奇数分频（占空比50%）；3.奇数分频（任意无占空比）；4.小数分频；-ChipDebug

4种FPGA时钟分频【附源码】：1.偶数分频；2.奇数分频（占空比50%）；3.奇数分频（任意无占空比）；4.小数分频；-ChipDebug

4种FPGA时钟分频【附源码】：1.偶数分频；2.奇数分频（占空比50%）；3.奇数分频（任意无占空比）；4.小数分频；-ChipDebug

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4种FPGA时钟分频【附源码】：1.偶数分频；2.奇数分频（占空比50%）；3.奇数分频（任意无占空比）；4.小数分频；-ChipDebug

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等级-LV1-ChipDebug

5年前发布125次阅读

请教分数傅里叶变换的fpga实现

目前准备通过fpga实现分数傅里叶变换，但是网上的资料太少，感觉无从下手，希望大佬能帮一下！

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我叫布拉格

等级-LV1-ChipDebug

4年前发布105次阅读

请教大家一个小问题，多路数据怎样送入FIFO

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等级-LV1-ChipDebug

2年前更新5次阅读

FPGA结构(1)

FPGA
结构
设计能够成功的关键是要对FPGA结构、功能、可用资源和局限性有一个很好的了解。本则将以Xilinx Virtex-6系列为例，简...

FPGA结构(1)-ChipDebug

FPGA结构(1)-ChipDebug

FPGA结构(1)-ChipDebug

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等级-LV1-ChipDebug

1年前更新20次阅读

FPGA时序优化技术之重定时（Retiming）

介绍
重定时（Retiming）是一个智能过程，通过组合延迟路径向后和/或向前移动和平衡寄存器以获得最佳定时，同时保持电路的功能行...

FPGA时序优化技术之重定时（Retiming）-ChipDebug

FPGA时序优化技术之重定时（Retiming）-ChipDebug

FPGA时序优化技术之重定时（Retiming）-ChipDebug

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FPGA时序优化技术之重定时（Retiming）-ChipDebug

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等级-LV1-ChipDebug

2年前发布118次阅读

FPGA怎么识别物体的数量？

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等级-LV1-ChipDebug

2年前更新27次阅读

常用通信协议总结及FPGA实现（上）

1.UART
UART是异步串行通信口的总称。它所包含的RS232RS449RS423等等是对应各种异步串行通信口的接口标准和总线标准。他...

常用通信协议总结及FPGA实现（上）-ChipDebug

常用通信协议总结及FPGA实现（上）-ChipDebug

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等级-LV1-ChipDebug

1年前更新5次阅读

Verilog:模块结构/assign/always[学习笔记day3]

1 模块结构
Verilog的基本设计单元是：模块(block)
Verilog模块的结构由在module与endmodule关键词之间的4个重要部分组成：端口...

Verilog:模块结构/assign/always[学习笔记day3]-ChipDebug

Verilog:模块结构/assign/always[学习笔记day3]-ChipDebug

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等级-LV1-ChipDebug

1年前更新88次阅读

32位乘法器verilog代码

1、32bit乘法器乘法器：乘法用运算符表示：左移一表示*2，左移两位表示*4，左移3位表示*8
2、设计原理：如：1111*1011 = (1111*0001) + (1111*0010 ) + (1111* 0000) + (1111*1000);解释：1111分别乘以1011的每一个数相加。
那么就可以判断每一位1011是否是1...

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等级-LV1-ChipDebug

5年前发布79次阅读

请教如何用FPGA实现虚拟电机

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等级-LV1-ChipDebug

1年前发布4次阅读

ISE开发FPGA时以原理图为顶层设计，突然间打不开顶层文件

ISE开发FPGA时以原理图为顶层设计，突然间打不开顶层文件，不知怎么回事？

ISE开发FPGA时以原理图为顶层设计，突然间打不开顶层文件-ChipDebug

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等级-LV1-ChipDebug

1年前更新33次阅读

FPGA | 深入理解复位

复位电路作为数字逻辑设计中一个重要电路，不管是FPGA还是ASIC设计中都会经常使用，可以说复位信号在数字电路里面的重要性仅次于...

FPGA | 深入理解复位-ChipDebug

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等级-LV2-ChipDebug

5年前发布94次阅读

请教FPGA的SDRAM做图像处理，想要取出相邻两帧的图像该怎么办？

请教一个问题，我在用四端口的SDRAM做图像处理，想要取出相邻两帧的图像，我把写FIFO1的地址范围定为0-640×480(分辨率)×2, 读FIFO1地址定为 0-640×480, 读FIFO2定为640×480-640×480×2,这样我能不能取出相邻两帧的图片吗，如果不行应该怎么办？多谢！

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垂睫未落幕

等级-LV1-ChipDebug

4年前发布74次阅读

关于病房呼叫系统的FPGA程序

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2年前更新39次阅读

请问哪里能买到XC4005 5PQ208

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等级-LV1-ChipDebug

2年前更新4次阅读

滤波器的功能和分类

滤波器是一种选频装置，可以使信号中特定的频率成分通过，而极大地衰减其它频率成分。在测试装置中，利用滤波器的这种选频作用，可以滤除干扰噪声或进行频谱分析。
广义地讲，任何一种信息传输的通道（媒质）都可视为是一种滤波器。因为，任何装置的响应特性...

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dream_and _action

等级-LV1-ChipDebug

4年前发布57次阅读

大家好，请教下V-by-one数据提取，数据提取顺序是这样的吗

assign p0 = {vborx_dat_1[287:280],vborx_dat_1[303:296],vborx_dat_1[295:288]};assign p1 = {vborx_dat_1[247:240],vborx_dat_1[263:256],vborx_dat_1[255:248]};assign p2 = {vborx_dat_1[207:200],vborx_dat_1[223:216],vborx_dat_1[215:208]};assign p3...

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等级-LV1-ChipDebug

2年前更新10次阅读

Verilog阻塞与非阻塞赋值详解

导言
关于Verilog阻塞与非阻塞的问题，非常多的教程给出了解释，但大多仅给出一些关于阻塞非阻塞的设计原则，没有更加详细的讲解...

Verilog阻塞与非阻塞赋值详解-ChipDebug

Verilog阻塞与非阻塞赋值详解-ChipDebug

Verilog阻塞与非阻塞赋值详解-ChipDebug

Verilog阻塞与非阻塞赋值详解-ChipDebug

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等级-LV2-ChipDebug

2年前更新29次阅读

High Speed Serdes 技术概述（三）

1.3.4 差动驱动器
差分驱动级是一个模拟电路，用于驱动差分信号的真信号和补信号。输出数据的驱动必须使抖动最小化。在一些...

High Speed Serdes 技术概述（三）-ChipDebug

High Speed Serdes 技术概述（三）-ChipDebug

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High Speed Serdes 技术概述（三）-ChipDebug

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等级-LV1-ChipDebug

1年前更新7次阅读

FPGA：组合逻辑电路的设计

文章目录组合逻辑电路的设计组合逻辑电路的设计步骤组合逻辑电路的设计举例例1 例2
组合逻辑电路的设计
根据实际逻辑问题，...

FPGA：组合逻辑电路的设计-ChipDebug

FPGA：组合逻辑电路的设计-ChipDebug

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FPGA：组合逻辑电路的设计-ChipDebug

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等级-LV1-ChipDebug

1年前更新37次阅读

将fsdb波形中的信号值保存到TXT文档中

语法fsdbreport fsdb_file_name [-f config_file]
[-bt time[unit]] [-et time[unit]]
[-nocase] [-w column_width] [-o outpu...

将fsdb波形中的信号值保存到TXT文档中-ChipDebug

将fsdb波形中的信号值保存到TXT文档中-ChipDebug

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等级-LV1-ChipDebug

5年前发布139次阅读

在不知道原时钟频率情况下，PLL后出来的时钟是无效的吗？

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等级-LV1-ChipDebug

2年前发布60次阅读

有没有老板需要FPGA定制啊

本人从业18年，精通各种单片机设计，STM32。51各种板块开发。

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等级-LV2-ChipDebug

2年前更新14次阅读

流水线（一）

流水线由一系列的模块组成，这些模块称为流水线级。每一级执行整体任务的一部分，就像一条装配线上的一个工位，执行整体...

流水线（一）-ChipDebug

流水线（一）-ChipDebug

流水线（一）-ChipDebug

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