FPGA常见问题社区-FPGA常见问题版块-FPGA CPLD-ChipDebug

首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具New

发布开通会员

开通黄金会员

全站资源约8折购买
部分内容免费阅读
VIP用户专属版块

开通黄金会员

开通钻石会员

全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导

开通钻石会员

首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具New

开通会员尊享会员权益

FPGA常见问题-ChipDebug

FPGA常见问题

帖子 610互动 399关注 53

FPGA常见问题，如仿真，时序，设计思路等。

FPGA常见问题-ChipDebug

2名版主发布

全部
最新发布
最新回复
热门
精华

等级-LV2-ChipDebug

2年前更新11次阅读

AXI4/AXI5-Stream协议介绍

AXI4-Stream简介
AXI4-Stream概念简介
AXI4-Stream是一种标准协议接口，可用于芯片内部的数据流传输，不同于内存数据传输相关协...

AXI4/AXI5-Stream协议介绍-ChipDebug

AXI4/AXI5-Stream协议介绍-ChipDebug

AXI4/AXI5-Stream协议介绍-ChipDebug

+5

AXI4/AXI5-Stream协议介绍-ChipDebug

评分

等级-LV2-ChipDebug

2年前更新2次阅读

PCIe架构概述（三）

设备层简介
PCIe定义了分层的架构，如图2-12所示。可以将这些层在逻辑上拆分为两个独立运行的部分，因为它们各自具有用于发出信...

PCIe架构概述（三）-ChipDebug

PCIe架构概述（三）-ChipDebug

PCIe架构概述（三）-ChipDebug

+2

PCIe架构概述（三）-ChipDebug

评分

等级-LV2-ChipDebug

2年前更新12次阅读

RTL设计风格及Verilog编码规范（一）

一、同步设计
1.1 时钟的同步设计
关注问题：
（1）设计中尽可能使用单时钟和单时钟边沿触发

RTL设计风格及Verilog编码规范（一）-ChipDebug

RTL设计风格及Verilog编码规范（一）-ChipDebug

RTL设计风格及Verilog编码规范（一）-ChipDebug

+6

RTL设计风格及Verilog编码规范（一）-ChipDebug

评分

等级-LV1-ChipDebug

2年前更新14次阅读

fpga实操训练（vga测试）

【声明：版权所有，欢迎转载，请勿用于商业用途。联系信箱：feixiaoxing @163.com】我自己读书那会，买的电脑还是以台式机居...

fpga实操训练（vga测试）-ChipDebug

fpga实操训练（vga测试）-ChipDebug

fpga实操训练（vga测试）-ChipDebug

+4

fpga实操训练（vga测试）-ChipDebug

评分

1179334628@qq.com

等级-LV1-ChipDebug

3年前发布176次阅读

IO port ‘sys_clk’ is driving multiple buffers. This will lead to unplaceable/unroutable situation. The buffers connected are: video_clock_inst/inst/clkin1_ibufg {IBUF} adc_pll_inst/inst/clkin1_ibufg {IBUF}

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

2年前更新2次阅读

Verilog学习笔记

取某个信号的上升沿或下降沿信号
取一个信号的上升沿或下降沿信号，可以通过将信号delay后，然后将原信号和delay信号，通过不同...

Verilog学习笔记-ChipDebug

Verilog学习笔记-ChipDebug

评分

等级-LV3-ChipDebug

2年前更新12次阅读

PCIe扫盲——物理层逻辑部分基础（二）

PCIe 上一篇文章中提到了Mux会对来自数据链路层的数据（TLP&DLLP）插入一些控制字符，如下图所示。当然，这些控制字符只用于物理...

PCIe扫盲——物理层逻辑部分基础（二）-ChipDebug

PCIe扫盲——物理层逻辑部分基础（二）-ChipDebug

PCIe扫盲——物理层逻辑部分基础（二）-ChipDebug

+7

PCIe扫盲——物理层逻辑部分基础（二）-ChipDebug

评分

1179334628@qq.com

等级-LV1-ChipDebug

3年前发布88次阅读

FPGA AD9238采集信号通过HDMI输出显示波形实验时的问题

该帖子内容已隐藏，请评论后查看

登录后继续评论

评分

等级-LV1-ChipDebug

2年前更新35次阅读

用Vim进行Verilog编程和仿真的应用实例

我的应用实例
选用Vim这种编辑工具的原因是，在Xilinx的开发工具Vivado里直接编辑、或者用Sublime、UltraEdit这样的代码编辑工具，需要做很多Verilog编程的重复劳动，比如写模块的声明、写内部用到的wire reg变量的声明。而Vim加了特定的插件之后，这些可以输...

评分

等级-LV1-ChipDebug

2年前更新15次阅读

在配置FPGA器件时的常见问题及其解决方法

FPGA器件配置方式分三大类：主动配置、被动配置和JTAG配置。主动配置：由FPGA器件引导配置操作过程。被动配置：由计算机或控制器控制配置过程。上电后，控制器件或主控器把存储在外部存储器中的数据送入FPGA器件内，配置完成之后将对器件I/O和寄存器进行初...

评分

等级-LV1-ChipDebug

1年前更新25次阅读

Verilog_实现任意占空比、任意分频的方法

在verilog程序设计中，我们往往要对一个频率进行任意分频，而且占空比也有一定的要求这样的话，对于程序有一定的要求，现在我在前人经验的基础上做一个简单的总结，实现对一个频率的任意占空比的任意分频。比如：我们FPGA系统时钟是50M Hz，而我们要产生的频...

评分

等级-LV3-ChipDebug

2年前更新252次阅读

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE

TerosHDL（https://terostechnology.github.io/terosHDLdoc/about/about.html）的目标是为 HDL 开发人员提供一个开源 IDE，该 I...

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE-ChipDebug

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE-ChipDebug

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE-ChipDebug

+12

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE-ChipDebug

评分

等级-LV1-ChipDebug

1年前更新14次阅读

Modelsim的仿真之路（多个库的使用）

准备
在Modelsim系列的第一篇有讲到过，在modelsim中，库分为了工作库和资源库，本篇将介绍如何进行资源库的使用。
在开始前，先...

Modelsim的仿真之路（多个库的使用）-ChipDebug

Modelsim的仿真之路（多个库的使用）-ChipDebug

Modelsim的仿真之路（多个库的使用）-ChipDebug

+10

Modelsim的仿真之路（多个库的使用）-ChipDebug

评分

等级-LV1-ChipDebug

5个月前发布3次阅读

XCELIUMMAIN23.03.002（含patch）

该帖子内容已隐藏

付费阅读

3积分

黄金会员2钻石会员1

此内容为付费阅读，请付费后查看

评分

等级-LV3-ChipDebug

3年前发布160次阅读

FPGA时钟的偏差 —— 时钟倾斜Jitter

时钟如同人体规律跳动的心脏，它的每一个节拍都会有电路信号的变化伴随着。没有了时钟信号，时序电路就停止运转；时钟信号如果不...

FPGA时钟的偏差 —— 时钟倾斜Jitter-ChipDebug

FPGA时钟的偏差 —— 时钟倾斜Jitter-ChipDebug

评分

等级-LV2-ChipDebug

2年前更新83次阅读

PCIe架构概述（二）

不用通用时钟(关于Common Clock和Forwarded Clock参阅时钟架构类型）如前所述，PCIe Link不需要通用时钟(Common Clock)...

PCIe架构概述（二）-ChipDebug

PCIe架构概述（二）-ChipDebug

PCIe架构概述（二）-ChipDebug

+3

PCIe架构概述（二）-ChipDebug

评分

等级-LV3-ChipDebug

3年前发布46次阅读

对FPGA的时钟定义的理解

同步设计是指电路的状态变化总是由某个信号的变化进行触发控制，这个信号的上升沿和下降沿通常都可以作为电路状态的触发条件。同...

对FPGA的时钟定义的理解-ChipDebug

评分

等级-LV1-ChipDebug

2年前更新7次阅读

FPGA时序约束理论之伪路径

1. 什么是伪路径？
伪路径指的是该路径存在，但该路径的电路功能不会发生或者无须时序约束。如果路径上的电路不会发...

FPGA时序约束理论之伪路径-ChipDebug

评分

等级-LV1-ChipDebug

2年前更新5次阅读

FPGA 基本模块的主要功能

1．可编程输入/输出单元（I/O 单元）
FPGA 的 I/O 单元被划分为若干个组（Bank），每个 Bank 的接口标准由其接口电压 VCCO 决定...

FPGA 基本模块的主要功能-ChipDebug

评分

等级-LV2-ChipDebug

2年前更新22次阅读

FPGA/IC优质开源项目（七）综合

导言
开源项目推荐已经有六期了，已经发了AXI，PCIe，以太网，低速接口等等，大家可以从往期文章阅读。本期主要带来VHDL的开源项...

FPGA/IC优质开源项目（七）综合-ChipDebug

评分

等级-LV1-ChipDebug

2年前更新4次阅读

数字ic基础-FPGA中的memory and block ram

am：random access memory
FPGA中存储数据的几种方式
1.DFF 也就是D触发器，但只保存1bit，数据大了浪费资源
2.利用look up tab...

数字ic基础-FPGA中的memory and block ram-ChipDebug

数字ic基础-FPGA中的memory and block ram-ChipDebug

数字ic基础-FPGA中的memory and block ram-ChipDebug

+2

数字ic基础-FPGA中的memory and block ram-ChipDebug

评分

等级-LV1-ChipDebug

5个月前发布12次阅读

功能仿真怎么查看内部信号

JLSF是工程顶层文件名DataTransform16_16是被JLSF例化的一个模块DataTransform16_16中的寄存器[15,0]Com信号，且不是该项目的输...

功能仿真怎么查看内部信号-ChipDebug

评分

等级-LV2-ChipDebug

2年前更新7次阅读

IIC专题原理及应用篇（一）

注：文章是基于IIC的IP核代码
支持三种传输速度：100Kbps，400Kbps，3.5Mbps（需要特殊IO支持）
兼容飞利浦IIC标准
具体代码可以...

IIC专题原理及应用篇（一）-ChipDebug

IIC专题原理及应用篇（一）-ChipDebug

评分

等级-LV1-ChipDebug

3年前发布135次阅读

关于FPGA进行外部边沿检测，检测不准确问题？

求助各位大佬！目的是观测到外部出现两个下降沿信号后FPGA做下一步动作(例如LED状态翻转闪烁）;
外部设备定时发出两个下降沿信号...

关于FPGA进行外部边沿检测，检测不准确问题？-ChipDebug

评分

等级-LV2-ChipDebug

2年前更新24次阅读

AXI4/AXI5-Stream协议介绍

AXI4-Stream简介
AXI4-Stream概念简介
AXI4-Stream是一种标准协议接口，可用于芯片内部的数据流传输，不同于内存数据传输相关协...

AXI4/AXI5-Stream协议介绍-ChipDebug

AXI4/AXI5-Stream协议介绍-ChipDebug

AXI4/AXI5-Stream协议介绍-ChipDebug

+5

AXI4/AXI5-Stream协议介绍-ChipDebug

评分

等级-LV1-ChipDebug

1年前更新32次阅读

基于FPGA的PCF8591的DAC（I2C）功能驱动

====硬件说明====
PCF8591是集成了4路ADC和1路DAC的芯片，使用I2C总线通信。
I2C总线是由Philips公司开发的一种简单、双向二线制...

基于FPGA的PCF8591的DAC（I2C）功能驱动-ChipDebug

基于FPGA的PCF8591的DAC（I2C）功能驱动-ChipDebug

基于FPGA的PCF8591的DAC（I2C）功能驱动-ChipDebug

基于FPGA的PCF8591的DAC（I2C）功能驱动-ChipDebug

1

等级-LV1-ChipDebug

3年前发布50次阅读

NIOS II 软核怎么控制FPGA芯片的引脚

该帖子内容已隐藏，请登录后查看

登录后继续查看

评分

等级-LV1-ChipDebug

2年前发布4次阅读

FPGA开发 TCL 常用命令

pwd获取当前目录cd进入目录glob 返回模式匹配的文件名，经常用来列目录。用法示例

评分

等级-LV1-ChipDebug

2年前更新1次阅读

verilog基础—规范化参数定义parameter

采用parameter可以让程序变得可维护性，所以在verlog中，尽量在有数据可能发生变动的地方，设置为parameter，以免以后又从头开始...

verilog基础—规范化参数定义parameter-ChipDebug

verilog基础—规范化参数定义parameter-ChipDebug

verilog基础—规范化参数定义parameter-ChipDebug

+3

verilog基础—规范化参数定义parameter-ChipDebug

评分

等级-LV1-ChipDebug

1年前更新8次阅读

FPGA开发：DTHT11温湿度模块底层驱动编写

1.DTH11外形和参数
2. DHT11 通信方式
1. 单总线说明
DHT11 器件采用简化的单总线通信。单总线即只有一根数据线，系统中的数据...

FPGA开发：DTHT11温湿度模块底层驱动编写-ChipDebug

FPGA开发：DTHT11温湿度模块底层驱动编写-ChipDebug

FPGA开发：DTHT11温湿度模块底层驱动编写-ChipDebug

评分

上一页 1…16 171819 20 21 下一页跳转

53人已关注

FPGA常见问题-ChipDebug

FPGA常见问题

FPGA常见问题，如仿真，时序，设计思路等。

帖子

610

互动

399

阅读

5W+

搜索

开启精彩搜索

FPGA SOC ARM RISCV IC 开发调试技术交流分享

FPGA SOC ARM RISCV IC 开发调试技术交流分享

FPGA SOC ARM RISCV IC 开发调试技术交流分享

FPGA SOC ARM RISCV IC 开发调试技术交流分享

FPGA SOC ARM RISCV IC 开发调试技术交流分享

FPGA SOC ARM RISCV IC 开发调试技术交流分享

最新的帖子

chipdebug是一个专业的芯片开发调试分享社区，这里是电子工程师分享开发资料，调试经验的社区。
合作、删帖请联系 admin@chipdebug.com
Copyright © 2022 · ChipDebug · 由 ChipDebug 强力驱动.

在手机上浏览此页面

登录

没有账号？立即注册

邮箱

验证码

记住登录账号密码登录

用户名/手机号/邮箱

登录密码

记住登录找回密码 | 免密登录

注册

已有账号，立即登录

设置用户名

手机号或邮箱

验证码

设置密码

重复密码

注册即表示同意用户协议、隐私声明

欢迎光临！

ChipDebug入站需知

本站无广告也无付费项目，如发现帐号发垃圾帖或评论的一律封号！

ChipDebug是一个芯片开发调试分享网站
欢迎您的到来！如果您没有帐户请先点击下方按钮进行注册

登录注册找回密码积分规则