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FPGA常见问题-ChipDebug

FPGA常见问题

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FPGA常见问题，如仿真，时序，设计思路等。

FPGA常见问题-ChipDebug

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等级-LV1-ChipDebug

4年前发布113次阅读

前10秒启动程序编写verilog

1.一个输入，一个输出模块，输入管脚每秒会检测到两个上升沿，一旦没有收到，则输出管脚输出一个500ms脉宽的低电平，这个状态只在上电的前10秒需要。

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等级-LV1-ChipDebug

3年前更新187次阅读

FPGA学习-PL控制PS端DDR的设计

构建SoC系统，毕竟是需要实现PS和PL间的数据交互，而像上一讲那样PL主机与PL从机之间通过AXI4-Lite总线进行交互有点杀鸡用牛刀了...

FPGA学习-PL控制PS端DDR的设计-ChipDebug

FPGA学习-PL控制PS端DDR的设计-ChipDebug

FPGA学习-PL控制PS端DDR的设计-ChipDebug

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FPGA学习-PL控制PS端DDR的设计-ChipDebug

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等级-LV1-ChipDebug

4年前发布122次阅读

移位拼接代码是啥意思，这里没看懂

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等级-LV2-ChipDebug

3年前更新11次阅读

AXI4/AXI5-Stream协议介绍

AXI4-Stream简介
AXI4-Stream概念简介
AXI4-Stream是一种标准协议接口，可用于芯片内部的数据流传输，不同于内存数据传输相关协...

AXI4/AXI5-Stream协议介绍-ChipDebug

AXI4/AXI5-Stream协议介绍-ChipDebug

AXI4/AXI5-Stream协议介绍-ChipDebug

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AXI4/AXI5-Stream协议介绍-ChipDebug

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等级-LV2-ChipDebug

3年前更新2次阅读

PCIe架构概述（三）

设备层简介
PCIe定义了分层的架构，如图2-12所示。可以将这些层在逻辑上拆分为两个独立运行的部分，因为它们各自具有用于发出信...

PCIe架构概述（三）-ChipDebug

PCIe架构概述（三）-ChipDebug

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PCIe架构概述（三）-ChipDebug

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等级-LV2-ChipDebug

3年前更新12次阅读

RTL设计风格及Verilog编码规范（一）

一、同步设计
1.1 时钟的同步设计
关注问题：
（1）设计中尽可能使用单时钟和单时钟边沿触发

RTL设计风格及Verilog编码规范（一）-ChipDebug

RTL设计风格及Verilog编码规范（一）-ChipDebug

RTL设计风格及Verilog编码规范（一）-ChipDebug

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RTL设计风格及Verilog编码规范（一）-ChipDebug

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等级-LV1-ChipDebug

3年前更新15次阅读

fpga实操训练（vga测试）

【声明：版权所有，欢迎转载，请勿用于商业用途。联系信箱：feixiaoxing @163.com】我自己读书那会，买的电脑还是以台式机居...

fpga实操训练（vga测试）-ChipDebug

fpga实操训练（vga测试）-ChipDebug

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1179334628@qq.com

等级-LV1-ChipDebug

4年前发布187次阅读

IO port ‘sys_clk’ is driving multiple buffers. This will lead to unplaceable/unroutable situation. The buffers connected are: video_clock_inst/inst/clkin1_ibufg {IBUF} adc_pll_inst/inst/clkin1_ibufg {IBUF}

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等级-LV1-ChipDebug

3年前更新2次阅读

Verilog学习笔记

取某个信号的上升沿或下降沿信号
取一个信号的上升沿或下降沿信号，可以通过将信号delay后，然后将原信号和delay信号，通过不同...

Verilog学习笔记-ChipDebug

Verilog学习笔记-ChipDebug

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等级-LV4-ChipDebug

3年前更新12次阅读

PCIe扫盲——物理层逻辑部分基础（二）

PCIe 上一篇文章中提到了Mux会对来自数据链路层的数据（TLP&DLLP）插入一些控制字符，如下图所示。当然，这些控制字符只用于物理...

PCIe扫盲——物理层逻辑部分基础（二）-ChipDebug

PCIe扫盲——物理层逻辑部分基础（二）-ChipDebug

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PCIe扫盲——物理层逻辑部分基础（二）-ChipDebug

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等级-LV1-ChipDebug

4年前发布93次阅读

FPGA AD9238采集信号通过HDMI输出显示波形实验时的问题

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等级-LV1-ChipDebug

3年前更新37次阅读

用Vim进行Verilog编程和仿真的应用实例

我的应用实例
选用Vim这种编辑工具的原因是，在Xilinx的开发工具Vivado里直接编辑、或者用Sublime、UltraEdit这样的代码编辑工具，需要做很多Verilog编程的重复劳动，比如写模块的声明、写内部用到的wire reg变量的声明。而Vim加了特定的插件之后，这些可以输...

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等级-LV1-ChipDebug

3年前更新15次阅读

在配置FPGA器件时的常见问题及其解决方法

FPGA器件配置方式分三大类：主动配置、被动配置和JTAG配置。主动配置：由FPGA器件引导配置操作过程。被动配置：由计算机或控制器控制配置过程。上电后，控制器件或主控器把存储在外部存储器中的数据送入FPGA器件内，配置完成之后将对器件I/O和寄存器进行初...

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等级-LV1-ChipDebug

2年前更新27次阅读

Verilog_实现任意占空比、任意分频的方法

在verilog程序设计中，我们往往要对一个频率进行任意分频，而且占空比也有一定的要求这样的话，对于程序有一定的要求，现在我在前人经验的基础上做一个简单的总结，实现对一个频率的任意占空比的任意分频。比如：我们FPGA系统时钟是50M Hz，而我们要产生的频...

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等级-LV4-ChipDebug

3年前更新359次阅读

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE

TerosHDL（https://terostechnology.github.io/terosHDLdoc/about/about.html）的目标是为 HDL 开发人员提供一个开源 IDE，该 I...

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE-ChipDebug

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等级-LV1-ChipDebug

2年前更新32次阅读

Modelsim的仿真之路（多个库的使用）

准备
在Modelsim系列的第一篇有讲到过，在modelsim中，库分为了工作库和资源库，本篇将介绍如何进行资源库的使用。
在开始前，先...

Modelsim的仿真之路（多个库的使用）-ChipDebug

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Modelsim的仿真之路（多个库的使用）-ChipDebug

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等级-LV1-ChipDebug

11个月前发布4次阅读

XCELIUMMAIN23.03.002（含patch）

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等级-LV4-ChipDebug

4年前发布184次阅读

FPGA时钟的偏差 —— 时钟倾斜Jitter

时钟如同人体规律跳动的心脏，它的每一个节拍都会有电路信号的变化伴随着。没有了时钟信号，时序电路就停止运转；时钟信号如果不...

FPGA时钟的偏差 —— 时钟倾斜Jitter-ChipDebug

FPGA时钟的偏差 —— 时钟倾斜Jitter-ChipDebug

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等级-LV2-ChipDebug

3年前更新96次阅读

PCIe架构概述（二）

不用通用时钟(关于Common Clock和Forwarded Clock参阅时钟架构类型）如前所述，PCIe Link不需要通用时钟(Common Clock)...

PCIe架构概述（二）-ChipDebug

PCIe架构概述（二）-ChipDebug

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等级-LV4-ChipDebug

4年前发布46次阅读

对FPGA的时钟定义的理解

同步设计是指电路的状态变化总是由某个信号的变化进行触发控制，这个信号的上升沿和下降沿通常都可以作为电路状态的触发条件。同...

对FPGA的时钟定义的理解-ChipDebug

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等级-LV1-ChipDebug

3年前更新12次阅读

FPGA时序约束理论之伪路径

1. 什么是伪路径？
伪路径指的是该路径存在，但该路径的电路功能不会发生或者无须时序约束。如果路径上的电路不会发...

FPGA时序约束理论之伪路径-ChipDebug

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等级-LV1-ChipDebug

3年前更新5次阅读

FPGA 基本模块的主要功能

1．可编程输入/输出单元（I/O 单元）
FPGA 的 I/O 单元被划分为若干个组（Bank），每个 Bank 的接口标准由其接口电压 VCCO 决定...

FPGA 基本模块的主要功能-ChipDebug

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等级-LV2-ChipDebug

3年前更新23次阅读

FPGA/IC优质开源项目（七）综合

导言
开源项目推荐已经有六期了，已经发了AXI，PCIe，以太网，低速接口等等，大家可以从往期文章阅读。本期主要带来VHDL的开源项...

FPGA/IC优质开源项目（七）综合-ChipDebug

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等级-LV1-ChipDebug

3年前更新5次阅读

数字ic基础-FPGA中的memory and block ram

am：random access memory
FPGA中存储数据的几种方式
1.DFF 也就是D触发器，但只保存1bit，数据大了浪费资源
2.利用look up tab...

数字ic基础-FPGA中的memory and block ram-ChipDebug

数字ic基础-FPGA中的memory and block ram-ChipDebug

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等级-LV1-ChipDebug

11个月前发布15次阅读

功能仿真怎么查看内部信号

JLSF是工程顶层文件名DataTransform16_16是被JLSF例化的一个模块DataTransform16_16中的寄存器[15,0]Com信号，且不是该项目的输...

功能仿真怎么查看内部信号-ChipDebug

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等级-LV2-ChipDebug

3年前更新7次阅读

IIC专题原理及应用篇（一）

注：文章是基于IIC的IP核代码
支持三种传输速度：100Kbps，400Kbps，3.5Mbps（需要特殊IO支持）
兼容飞利浦IIC标准
具体代码可以...

IIC专题原理及应用篇（一）-ChipDebug

IIC专题原理及应用篇（一）-ChipDebug

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等级-LV1-ChipDebug

4年前发布137次阅读

关于FPGA进行外部边沿检测，检测不准确问题？

求助各位大佬！目的是观测到外部出现两个下降沿信号后FPGA做下一步动作(例如LED状态翻转闪烁）;
外部设备定时发出两个下降沿信号...

关于FPGA进行外部边沿检测，检测不准确问题？-ChipDebug

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等级-LV2-ChipDebug

3年前更新37次阅读

AXI4/AXI5-Stream协议介绍

AXI4-Stream简介
AXI4-Stream概念简介
AXI4-Stream是一种标准协议接口，可用于芯片内部的数据流传输，不同于内存数据传输相关协...

AXI4/AXI5-Stream协议介绍-ChipDebug

AXI4/AXI5-Stream协议介绍-ChipDebug

AXI4/AXI5-Stream协议介绍-ChipDebug

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AXI4/AXI5-Stream协议介绍-ChipDebug

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等级-LV1-ChipDebug

2年前更新34次阅读

基于FPGA的PCF8591的DAC（I2C）功能驱动

====硬件说明====
PCF8591是集成了4路ADC和1路DAC的芯片，使用I2C总线通信。
I2C总线是由Philips公司开发的一种简单、双向二线制...

基于FPGA的PCF8591的DAC（I2C）功能驱动-ChipDebug

基于FPGA的PCF8591的DAC（I2C）功能驱动-ChipDebug

基于FPGA的PCF8591的DAC（I2C）功能驱动-ChipDebug

基于FPGA的PCF8591的DAC（I2C）功能驱动-ChipDebug

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等级-LV1-ChipDebug

4年前发布56次阅读

NIOS II 软核怎么控制FPGA芯片的引脚

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