社区标签英特尔/阿尔特拉-ChipDebug-第6页

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英特尔/阿尔特拉

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等级-LV1-ChipDebug

6年前发布1次阅读

为什么我的安全Stratix II或Stratix II GX器件（使用设计安全密钥编程）无法使用Quartus II软件版本7.1中生成的加密.pof编程的Active Serial（AS）配置器件进行配置，7.1 SP1,7.2或7.2 SP1？

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6年前发布3次阅读

如何编译ModelTech中的编程语言接口（PLI）convert_hex2ver.c来仿真包含ROM或初始化RAM的设计的MAX +PLUS®II输出文件？

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6年前发布14次阅读

Arria 10器件不支持34欧姆并联端接

此问题会影响Arria 10器件上的所有外部存储器接口。尚不支持34欧姆输入终端。解决/修复方法此问题的解决方法是使用40欧姆输入终端而不是34欧姆输入终端。此问题已在15.1版中修复。

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6年前发布5次阅读

我可以在SOPC Builder系统中的Stratix®IIEP2S60 ES器件中使用M-RAM模块的字节使能信号吗？

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6年前发布7次阅读

如何在不执行qtb_install.exe的情况下启用/禁用TalkBack功能？

您可以启用或使用下面的方法禁用在Quartus®II GUI的话语提示功能： 1.在“工具”菜单上，选择“ 选项” 。 2.在“选项”窗口中，选择“ Internet连接” 。 3.在“Internet连接”对话框窗口中，单击“ TalkBack选项”按钮。 4.在TalkBack选项窗口中，启用打开...

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6年前发布14次阅读

如何将出厂闪存图像恢复到我的Nios™开发板上？

使用以下步骤将出厂闪存映像还原到Nios开发板上：使用32位参考设计SRAM对象文件（ .sof ）在APEX™器件上执行联合测试操作组（JTAG）配置。该文件位于\ altera \ excalibur \ sopc_builder_2_5 \ examples \ verilog \ standard_32中。配置完成后，对开发...

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6年前发布10次阅读

使用ATX PLL时，为什么不能在Stratix IV GX器件上为VCCA_L / R选择2.5v？

在Stratix®IVGX器件上，使用ATX PLL时，VCCA_L / R必须为3.0V。使用ATX PLL时，VCCA_L / R的2.5V选项不可用。尝试将2.5V用于VCCA_L / R将导致以下错误。错误：GXB中央控制单元（CCU）“<path> | atx_pll_cent_unit”无法放置到位置“<location>...

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6年前发布44次阅读

为什么我的设计中收发器模块的~OBSERVABLE输出端口报告为保持分析无约束？

Quartus®II9.1 SP1及更早版本可能不会自动约束~OBSERVABLE输出端口，例如Stratix®IVGX收发器模块中的~OBSERVABLERXANALOGRESET用于保持分析。 derive_pll_clocks命令仅将set_max_delay分配添加到输出端口以进行设置分析，并且不会进行保持分析所需的相应set...

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6年前发布11次阅读

为什么Quartus II软件在使用动态IOE延迟时会报告IOE延迟链的非零值？

如 I / O缓冲区（ALTIOBUF）宏功能用户指南（PDF）中所述，如果使用宏功能动态设置D1，D5和D6，则在上电时，初始值为“0”。您可以动态更改值以满足您的设计需求。但是，Quartus®II软件编译报告=> Fitter =>资源部分=>延迟链摘要报告将显示延迟...

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6年前发布13次阅读

DisplayPort IP核视频接口是BGR而不是RGB

根据DisplayPort MegaCore功能用户指南，DisplayPort IP内核以RGB格式在其视频接口上发送和接收视频。但是，实际上IP内核以BGR格式发送和预期视频数据。（对于颜色深度n，蓝色以位[3n-1,2n]传送，红色以位[n-1,0]传送。解决/修复方法要在连接到具有已知视...

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6年前发布1次阅读

在哪里可以找到有关如何将MAX +PLUS®II软件与第三方EDA工具配合使用的信息？

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6年前发布38次阅读

在没有在Arria V ES器件上编程特定INI文件的硬核存储控制器设计之后是否存在问题？

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6年前发布18次阅读

当我使用FLEXlm实用程序时，为什么会得到FFFFFFFFFFFF的NIC或hostid？

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6年前发布19次阅读

当在Quartus II 8.0中使用Serial RapidIO Megacore时，为什么VCCH保持在1.5V，即使我设置为1.2V？

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6年前发布13次阅读

使用带有UniPHY的DDR2和DDR3 SDRAM控制器时，我可以创建自己的客户预设吗？

是。从Quartus®II12.0开始，当使用带有UniPHY的DDR2和DDR3控制器时，您可以创建名为.qprs的客户预设。完成IP GUI中所有面板的参数设置后，可以通过以下步骤将设置保存为您自己的预设： 1. 单击“ 预设”列表底部的“ 新建”按钮。 2. 在新预设窗口中输入...

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6年前发布36次阅读

错误（18590）：导入的网表包含当前版本软件不支持的设置。

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6年前发布5次阅读

为什么我要使用Release Clears Before Tri-States器件选项？

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6年前发布2次阅读

内部错误：子系统：ASM，文件：asm_ram.cpp，行：14012无效的物理端口

当指定使用read_enable_clear端口的内存文件未连接到设计中的任何端口或信号时，Quartus II软件版本2.0中会出现此错误。这些文件是专门针对使用MegaWizard®插件管理器的APEX™II系列生成内存中的文件。要解决此问题，请删除read_enable_clear端口或将此端口...

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6年前发布1次阅读

为什么运行APEX™20KE外围组件互连（PCI）开发套件应用程序时出现错误“错误：无法打开WinDriver器件”？（PCI开发套件）

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6年前发布2次阅读

所有Cyclone器件的锁相环（PLL）是否都支持外部时钟输出引脚PLL [2..1] _OUT？

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6年前发布3次阅读

为什么在写入和读取访问非常接近时，以太网MDIO Core返回的值不正确？

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6年前发布1次阅读

如果在Quartus II软件和IP版本8.0SP1中将CAS延迟设置为5或更高，为什么在使用DDR2高性能（HP）控制器连接DDR2内存时进行连续写入时，为什么会看到DQ总线上的空闲时间？

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6年前发布1次阅读

MAX +PLUS®II软件9.3x及更低版本是否支持HP-UX11操作系统？（MAX + PLUSII）

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6年前发布1次阅读

为什么我无法在独立的Quartus II 10.0 Programmer中打开SignalTap II文件？

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6年前发布9次阅读

如何将PCI内核配置为在启动时配置为主机？

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6年前发布11次阅读

* ns：错误：_test_bench / i_readdata是’x’

由于Quartus®II12.0sp2及更高版本中的问题，如果您的Qsys设计具有NiosII和SDRAM控制器，并且复位向量被分配给SRAM控制器，则可能在仿真时遇到此问题。这是由外部仿真模型“ altera_sdram_partner_module.v ”引起的，它由Qsys生成，输出返回读取数据比CAS延...

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6年前发布10次阅读

在Stratix V器件中使用M20K模块进行数据存储的对称插值滤波器失败

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6年前发布212次阅读

如何找出ModelSim vsim错误的原因和解决方法？

ModelSim®错误和警告消息使用vsim代码标记。要找出vsim错误或警告的原因和解决方法，请使用verror命令。例如，ModelSim可能会显示以下错误消息： # ** Error: (vsim-19) Failed to access library 'work' at "work". 要查找此错误的原因和解决方法，请在Mod...

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6年前发布4次阅读

错误：无法处理分配。属性名称“SUPPRESS_DA_RULE_INTERNAL”是非法的 – 在ALTERA_ATTRIBUTE分配中使用legal属性进行赋值。

此属性存在于一些在Altera®知识产权（IP）内核。它不是5.1版本之前，在Quartus®II软件支持的综合属性。如果使用Quartus II软件5.1或更高版本编译包含此属性的IP设计，则会正确处理该属性，并且您不会看到此错误消息。

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6年前发布33次阅读

在Cyclone III或Cyclone IV器件中仿真级联PLL输出计数器时，为什么输出时钟没有切换？

由于Quartus II软件9.1及更高版本中的问题，在针对Cyclone III和Cyclone IV器件的设计中PLL输出计数器级联的功能仿真期间，输出时钟可能无法切换。此问题与功能仿真模型有关，不会影响硬件行为。解决/修复方法要解决此问题，请在ALTPLL宏功能配置为使用输出...

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