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等级-LV1-ChipDebug

6年前发布10次阅读

LogiCORE IP数字预失真（DPD）v4.0 – 如何设置DS811中所述的多重设置模式的配置参数？

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6年前发布12次阅读

MIG 7系列v1.1 – 存储器接口不应跨越高范围（HR）和高性能（HP）组

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6年前发布14次阅读

适用于PCI Express的7系列集成模块 – 适用于Vivado 2012.4和ISE 14.7的所有版本的发行说明和已知问题

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6年前发布13次阅读

LogiCORE IP以太网1000BASE-X PCS / PMA或SGMII v11.1及更早版本 – 不支持自动协商下一页功能

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6年前发布17次阅读

LogiCORE IP万兆以太网PCS / PMA（10GBASE-R）v2.1 – 针对7系列器件时偶尔会出现时序错误

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6年前发布9次阅读

LogiCORE IP三态以太网MAC v4.5 – ISE 13.1软件的发行说明和已知问题

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6年前发布72次阅读

LogiCORE IP万兆以太网MAC v11.1（AXI） – ISE设计工具的发行说明和已知问题13.1

描述本答复记录包含在ISE设计工具13.1中发布的LogiCORE IP10-Gigabit以太网MAC v10.2内核的发行说明，其中包含以下信息：新功能支持的器件 Bug修复已知的问题有关安装说明，一般CORE Generator软件已知问题和设计工具要求，请参阅“ IP发行说明指南” ，网...

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6年前发布23次阅读

LogiCORE IP万兆以太网PCS / PMA（10GBASE-R）v2.1 – ISE Design Suite 13.1的发行说明和已知问题

描述本答复记录包含ISE Design Suite 13.1中发布的LogiCORE IP万兆以太网PCS / PMA（10GBASE-R）v2.1核心版本，包括以下内容：一般信息新功能支持的器件已解决的问题已知的问题有关安装说明，一般CORE Generator已知问题和设计工具要求，请参阅“ IP发行说明...

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6年前发布13次阅读

SPI-4.2 v10.4 – ISE Design Suite 13.1的发行说明和已知问题

描述本发行说明和已知问题答复记录适用于SPI-4.2（POS-PHY L4）v10.4内核（在ISE Design Suite 13.1中发布），包含以下信息：新...

SPI-4.2 v10.4 - ISE Design Suite 13.1的发行说明和已知问题-ChipDebug

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6年前发布10次阅读

SPI-4.2 v11.1（AXI） – ISE Design Suite 13.1的发行说明和已知问题

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6年前发布12次阅读

Spartan-6 FPGA GTP收发器向导v1.9 – 已知问题和发行说明

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6年前发布9次阅读

Virtex-6 FPGA GTH收发器向导v1.7 – 已知问题和发行说明

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6年前发布11次阅读

SPI-4.2 v10.4 – 使用Synplify并针对Virtex-6器件时出现“错误：NgdBuild：604 ……”

描述当我使用Synplify定位Virtex-6器件时，SPI-4.2 v10.4示例设计会出现以下错误： “ERROR：NgdBuild：604 - 类型为'pl4_src_clk'的逻辑块'pl4_src_clk0'无法解析。引脚名称拼写错误导致此错误，EDIF或NGC文件丢失，块名称与EDIF或NGC文件名之间不匹配，或类...

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6年前发布16次阅读

SPI-4.2 v11.1 – 当我通过NGDBuild，MAP，PAR和BitGen实现SPI-4.2设计时，会出现几条“警告”消息

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6年前发布20次阅读

LogiCORE IP DSP48宏v2.1 – ISE Design Suite 13.1的发行说明和已知问题

描述本答复记录包含CORE Generator LogiCORE IP DSP48 Macro v2.1的发行说明和已知问题列表。针对每个版本的核心列出以下信息：一般信息新功能 Bug修复已知的问题技术支持有关最新的核心更新，请参阅LogiCORE IP DSP48 Macro v2.1的产品页面： http://www.xi...

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6年前发布10次阅读

LogiCORE IP Multiply Adder v2.0 – ISE Design Suite 13.1的发行说明和已知问题

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6年前发布49次阅读

SPI-4.2 v11.1 – 在透明状态模式下可以断言错误的边带错误信号

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6年前发布7次阅读

LogiCORE IP-X可在ModelSim 6.6c功能或时序仿真中看到

描述在ModelSim 6.6c中，X在功能或时序仿真中可见，仿真无法成功完成。解 ModelSim 6.6c中存在一个已知问题，计划在ModelSim 6.6e中修复。可以通过以下方式在ModelSim 6.6c中解决此问题：当所有信号都被转储到波形中时（添加列表-r *）当仿真器记录所有信...

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6年前发布11次阅读

LogiCORE IP万兆以太网MAC v11.1 – 启用带内FCS和WAN或IFG延迟时，偶尔会发送额外的IFG字节

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6年前发布11次阅读

LogiCORE IP万兆以太网MAC v10.2 – 时序仿真Spartan-6和Virtex-4器件在某些核心配置中出现的超时和不匹配

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6年前发布9次阅读

LogiCORE IP三态以太网MAC v4.5-X在定位Virtex-4器件时可用于时序仿真

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6年前发布11次阅读

LogiCORE IP v1.0级联集成商梳状编译器（CIC编译器） – 为什么在使用可编程接口时，我会在输出上看到零？

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6年前发布28次阅读

Virtex-4 Aurora 8B / 10B内核3.1 – TXPOST_TAP_PD_P泛型不会传递给校准模块

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6年前发布7次阅读

XAPP917块内存生成器v6.1迁移指南 – “错误：在recover_xco.pl第966行第1行非法除零”，运行随块内存生成器迁移工具包提供的recover_xco.pl迁移脚本

描述运行迁移脚本recover_xco.pl，从块内存IP核心NGC网表重新创建XCO文件会导致错误，在recover_xco.pl第966行，<STDIN>第1行非法除以零解这是recover_xco.pl迁移脚本的已知问题。目前，较新版本的Block Memory Generator核心生成的NGC文件的迁移脚本不...

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6年前发布18次阅读

MIG Spartan-6 MCB LPDDR – 是否支持深度掉电模式？

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6年前发布11次阅读

SPI-4.2 – 更新了源核心MMCM设置，以便在Virtex-6器件上使用1G全局时钟

描述当全局时钟用于SPI-4.2源内核时，有几个Virtex-6 MMCM规范和勘误项限制了MMCM属性设置和核心性能： Fclkin / DIVCLK> 135MHz，BANDWIDTH = HIGH，见（Xilinx答复38132）源核心sysclk的BANDWIDTH需要很高才能减少抖动。最大Fvco值（-1，-1L <1200;...

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6年前发布15次阅读

LogiCORE IP Image Statistics v2.0 – 为什么READOUT解除后，功率，总和，最小值，最大值，hifreq，lofreq和边沿信号没有复位？

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6年前发布14次阅读

软错误缓解控制器 – 我的设计中有多少基本位？

描述我的设计中有多少基本位？解如果使用任何校正方法（修复，增强修复或替换）进行更正或错误分类更正，BitGen使用“-g essentialbits：yes”选项生成EBC和EBD文件。有关这些文件的更多信息，请参阅（Xilinx答复41197）。具有“.bgn”扩展名的BitGen报告...

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6年前发布13次阅读

SPI-4.2 – 更新了Virtex-7器件的Sink Core性能以及Virtex-7和Kintex-7 Sink和Source Core MMCM设置，以便使用Global Clocking

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MIG 7系列1.1 – MIG 1.1版不支持所选器件

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