首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
发布
开通会员
开通黄金会员
全站资源约8折购买
部分内容免费阅读
VIP用户专属版块
开通黄金会员
开通钻石会员
全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导
开通钻石会员
开通会员 尊享会员权益
登录
注册
找回密码
首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
开通会员 尊享会员权益
登录
注册
找回密码
分享
FPGA CPLD
Xilinx-AMD
帖子 1.1W+
互动 430
关注 124
赛灵思是FPGA、可编程SoC及ACAP的发明者, 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持,可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
超级版主
发布
全部
最新发布
最新回复
热门
精华
xilinx_wiki
当在全路由DCP上执行PRI校验时,2017.3个部分重新配置错误发生,并且一个RP刻划的DCP发生错误。
xilinx_wiki
7年前发布
12
0
0
xilinx_wiki
DISPACK TX/RX子系统-为什么我看到子系统AXI4接口像素打包和AUX4接口像素映射定义在UG934中的区别?
xilinx_wiki
7年前发布
77
0
0
xilinx_wiki
软决策FEC(SDFEC)集成块释放注释和ViVADO 2018.1和更新工具版本文章的已知问题
xilinx_wiki
7年前发布
37
0
0
xilinx_wiki
UltraScale/UltraScale+100G以太网IP -如果TX流程控制启用,设计错误,但禁用RX流程控制
xilinx_wiki
7年前发布
10
0
0
xilinx_wiki
IP发布笔记和已知的问题为LogICOE IEEE 802.3条款74 FEC核心VIVADO 2018.1和更新的工具版本
xilinx_wiki
7年前发布
15
0
0
xilinx_wiki
VVADO报告电源- 2018.1 HBM -当从ViVADO报告电源导出时,内存控制器(MC)的数量总是16
xilinx_wiki
7年前发布
9
0
0
xilinx_wiki
HDMI接收子系统V3.0(Rev)。1)为什么当TX和RX PLL处于绑定模式时,我会看到颜色偏移问题?
3
xilinx_wiki
7年前发布
15
0
0
xilinx_wiki
AXI 1G/2.5G以太网-VIVADO 2018.1和更早的SGMII或1000 BASE-X在LVDS上-链路故障有时重置后
xilinx_wiki
7年前发布
48
0
0
xilinx_wiki
ViVADO-ReSeTyRun删除运行目录的全部内容
xilinx_wiki
7年前发布
19
0
0
xilinx_wiki
如果两个检查点都没有完全路由,则部分重新配置PRI验证失败。
xilinx_wiki
7年前发布
10
0
0
xilinx_wiki
用于PCI Express(PCIE)的队列DMA子系统——VIVADO 2018.1和更新工具版本的发布注释和已知问题
xilinx_wiki
7年前发布
10
0
0
xilinx_wiki
用于PCI Express(PCIE)驱动程序的队列DMA子系统
xilinx_wiki
7年前发布
141
0
0
xilinx_wiki
2017.2和更新ViVADO硬件管理器-为什么我正在经历JTAG链重置,同时使用OpenHWWAB目标?
xilinx_wiki
7年前发布
7
0
0
xilinx_wiki
用于PCI Express的队列DMA子系统(VIVADO 2018.1)-GE3X16配置错误地启用在1、-1L、-1LV、-2LV器件的核心生成GUI中
xilinx_wiki
7年前发布
16
0
0
xilinx_wiki
SDSOC环境2018.1 -发行说明和已知问题
xilinx_wiki
7年前发布
11
0
0
xilinx_wiki
LDPC编码器/解码器2 -为什么我得到警告:警告:编码器兼容性:行0中的列8是奇偶校验(>7),而不是行的末尾(19),但在先前行中没有计算。只有一个奇偶校验位置可以按每行计算?
1
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
2018.1 LogICOR UHD-SDI GT V1.0-用于LogiCORE UHD-SDI GT V1.0的补丁更新
xilinx_wiki
7年前发布
13
0
0
xilinx_wiki
在选择多链路配置时,为什么UHD-SDI GT包装器无法实现?
1
xilinx_wiki
7年前发布
15
0
0
xilinx_wiki
2018.1 ZYNQUltraScale+MPSOC VCU -为什么VCU MCU在使用多个流和低延迟模式时抛出异常?
xilinx_wiki
7年前发布
10
0
0
xilinx_wiki
2018.1 ZYNQUltraScale+MPSOC VCU -为什么VCU解码器有时挂在损坏的AVC文件上?
xilinx_wiki
7年前发布
42
0
0
xilinx_wiki
LogICOR.H.264/H.265视频编解码器单元(VCU)V1.0-为什么BHORID失败去断言,BRESP在对VCU进行背对背写入时失败,这可能导致VCU挂起?
xilinx_wiki
7年前发布
14
0
0
xilinx_wiki
LogICOR.H.264/H.265视频编解码器单元(VCU)V1.1——为什么在VCuxEnCyCLK和VCuxAXIXEnCYCK寄存器中报告的时钟频率固定在0MHz?
xilinx_wiki
7年前发布
10
0
0
xilinx_wiki
LDPC编译码器V2.0——C模型偏移最小和实现中的间歇误差
xilinx_wiki
7年前发布
13
0
0
xilinx_wiki
LogiLog-UHD-SDI GT V1.0-为什么当尝试实现UHD-SDI GT时,我会提到一个CMPGGTSTS PIN的关键警告和错误?
1
xilinx_wiki
7年前发布
21
0
0
xilinx_wiki
软决策FEC(SDFEC)集成块V1.1—(PG256)-运行时间加载GUI标签信息对于VIVADO 2018.2来说已经过时
1
xilinx_wiki
7年前发布
11
0
0
xilinx_wiki
LogiCORγLUT – 2018.1 -我在哪里可以找到IP的许可证?
xilinx_wiki
7年前发布
10
0
0
xilinx_wiki
CPRI V88 Rev 1—PCSYRXDATAXCHX在运行实例设计仿真时是“X”
xilinx_wiki
7年前发布
9
0
0
xilinx_wiki
LogICOR H.264/H.265视频编解码器单元(VCU)-为什么在GUI和(PG252)之间的缓冲存储器要求方面,我看到了单位的差异?
1
xilinx_wiki
7年前发布
10
0
0
xilinx_wiki
UltraScale/UltraScale+:PLL或MMCM的CKYNLY周期属性将被XDC文件中的CREATETH时钟周期所取代。
xilinx_wiki
7年前发布
13
0
0
xilinx_wiki
VIVADO IP积分器-在块设计(BD)的顶层上未连接的接口端口不写入生成的HDL(.v,VHD)文件。
xilinx_wiki
7年前发布
26
0
0
上一页
1
…
127
128
129
130
131
…
368
下一页
跳转
124人已关注
分享
Xilinx-AMD
赛灵思是FPGA、可编程SoC及ACAP的发明者, 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持,可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
发布
关注
帖子
1.1W+
互动
430
阅读
25.3W+
搜索
开启精彩搜索
最新的帖子
在手机上浏览此页面
登录
没有账号?立即注册
邮箱
验证码
发送验证码
记住登录
账号密码登录
登录
用户名/手机号/邮箱
登录密码
记住登录
找回密码
|
免密登录
登录
注册
已有账号,立即登录
设置用户名
手机号或邮箱
验证码
发送验证码
设置密码
重复密码
注册
注册即表示同意
用户协议
、
隐私声明
欢迎光临!
ChipDebug入站需知
本站无广告也无付费项目,如发现帐号发垃圾帖或评论的一律封号!
ChipDebug是一个芯片开发调试分享网站
欢迎您的到来!如果您没有帐户请先点击下方按钮进行
注册
登录
注册
找回密码
积分规则