首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
发布
开通会员
开通黄金会员
全站资源约8折购买
部分内容免费阅读
VIP用户专属版块
开通黄金会员
开通钻石会员
全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导
开通钻石会员
开通会员 尊享会员权益
登录
注册
找回密码
首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
开通会员 尊享会员权益
登录
注册
找回密码
分享
FPGA CPLD
Xilinx-AMD
帖子 1.1W+
互动 445
关注 130
赛灵思是FPGA、可编程SoC及ACAP的发明者, 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持,可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
超级版主
发布
全部
最新发布
最新回复
热门
精华
xilinx_wiki
如何将自己注册为英特尔®卓越支持(IPS)的英特尔®FPGA项目?
xilinx_wiki
7年前发布
31
0
0
xilinx_wiki
为什么在其他操作系统中打开设计时,英特尔®Quartus®PrimePro Edition软件版本17.1 Update 1需要重新编译?
xilinx_wiki
7年前发布
17
0
0
xilinx_wiki
为什么TimeQuest时序分析器会忽略周期大于2147483ns的时钟?
xilinx_wiki
7年前发布
10
0
0
xilinx_wiki
如何及时在Synopsys设计约束(.sdc)约束中找到节点?
xilinx_wiki
7年前发布
25
0
0
xilinx_wiki
警告(13228):altera_merlin_width_adapter.sv(647)中的Verilog HDL或VHDL警告:为net byteen_array [0] [3]推断的锁存器
xilinx_wiki
7年前发布
15
0
0
xilinx_wiki
为什么get_cells匹配实体以及实例名称?
xilinx_wiki
7年前发布
148
0
0
xilinx_wiki
内部错误:子系统:PTI,文件:/ quartus / tsm / pyr / ide_physical_timing_api.cpp,行:4198
xilinx_wiki
7年前发布
24
0
0
xilinx_wiki
内部错误:子系统:QHD,文件:/ quartus / comp / qhd / qhd_database_utils_splitter.cpp,行:806
xilinx_wiki
7年前发布
23
0
0
xilinx_wiki
错误:为了编辑SDC约束,必须首先在Timing Analyzer中运行Create Timing Netlist命令以查看可用节点列表
xilinx_wiki
7年前发布
18
0
0
xilinx_wiki
libGL错误:找不到匹配的fbConfigs或视觉效果libGL
xilinx_wiki
7年前发布
20
0
0
xilinx_wiki
为什么TimeQuest Timing Analyzer将串行闪存控制器II Intel FPGA IP中的csr_control_data_reg [0]报告为无约束时钟?
xilinx_wiki
7年前发布
23
0
0
xilinx_wiki
内部错误:子系统:FDI_DATA,文件:/ quartus / ddb / fdi / fdi_timing_model.cpp,行:774
xilinx_wiki
7年前发布
20
0
0
xilinx_wiki
为什么在仿真RAM时,RTL仿真与门级仿真中的RAM初始化值会有不同的结果:Max®II和Max®VCPLD的1-PORT IP?
xilinx_wiki
7年前发布
21
0
0
xilinx_wiki
错误(129001):原子“fr_out_data_ddio”上的输入端口CLK,它是一个twentynm_ddio_out原语,没有合法连接和/或配置
xilinx_wiki
7年前发布
27
0
0
xilinx_wiki
致命错误:000000007770F2A2访问冲突
xilinx_wiki
7年前发布
12
0
0
xilinx_wiki
为什么综合报告ramstyle属性的忽略源级别分配?
xilinx_wiki
7年前发布
20
0
0
xilinx_wiki
为什么Stratix 10 Link Inspector的时间戳值不准确?
xilinx_wiki
7年前发布
23
0
0
xilinx_wiki
错误:ex_25g.alt_e25s10_0:此IP不支持当前所选器件“1SX280HU2F50E2VGS1”,请选择有效器件生成IP。
xilinx_wiki
7年前发布
12
0
0
xilinx_wiki
警告:ex_25g.alt_e25s10_0:当前所选器件“1SG280HU2F50E2VGS1”是工程样本器件,可能无法满足此IP的时序要求。请考虑迁移到相同的生产器件。
xilinx_wiki
7年前发布
16
0
0
xilinx_wiki
当我实例化多个ETILE PTP IP时,为什么会出现fitter错误
xilinx_wiki
7年前发布
21
0
0
xilinx_wiki
错误(19173):实例名称“altshift_taps:datwords_rr_rtl_0”已在此范围的其他位置使用。如果在生成块中实例化,请确保该块已命名。
xilinx_wiki
7年前发布
19
0
0
xilinx_wiki
为什么我看到Cyclone 10 Quartus fitter编译内部错误:子系统:FDI_DATA,文件:/ quartus / ddb / fdi / fdi_timing_model.cpp,行:753?
xilinx_wiki
7年前发布
28
0
0
xilinx_wiki
Vivado实现 – 使用功率约束来分析opt_design修整
xilinx_wiki
7年前发布
41
0
0
xilinx_wiki
JESD204B – 使用多个JESD204 RX内核连接到一个或多个ADC时的指导
xilinx_wiki
7年前发布
100
0
0
xilinx_wiki
Vivado 2018.2 -Tactical Patch -2LE PL / -3 PS Timing Support补丁
xilinx_wiki
7年前发布
29
0
0
xilinx_wiki
2018.2 LogiCORE IP MIPI D-PHY v4.1(修订版1)MIPI CSI-2 RX子系统v3.0(修订版3) – MIPI D-PHY或MIPI CSI-2 RX子系统报告更高线路速率的数据包损坏
xilinx_wiki
7年前发布
61
0
0
xilinx_wiki
2018.x Zynq UltraScale + MPSoC:如何在Linux中实现SATA性能
xilinx_wiki
7年前发布
237
0
0
xilinx_wiki
Zynq UltraScale + MPSoC – 视频编解码器单元(VCU) – 为什么我在运行GStreamer管道时遇到错误,说无法找到omxh264enc,omxh265enc,omxh264dec或omxh265dec?
xilinx_wiki
7年前发布
78
0
0
xilinx_wiki
2018.2 SDAccel – RTL内核向导Makefile包含到Xilinx运行时XRT的错误路径
xilinx_wiki
7年前发布
29
0
0
xilinx_wiki
UltraScale / UltraScale + DDR3 / DDR4内存IP – 如何创建支持x4,x8和x16内存器件的引脚
xilinx_wiki
7年前发布
115
0
0
上一页
1
…
19
20
21
22
23
…
368
下一页
跳转
130人已关注
分享
Xilinx-AMD
赛灵思是FPGA、可编程SoC及ACAP的发明者, 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持,可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
发布
关注
帖子
1.1W+
互动
445
阅读
26.5W+
搜索
开启精彩搜索
最新的帖子
在手机上浏览此页面
登录
没有账号?立即注册
邮箱
验证码
发送验证码
记住登录
账号密码登录
登录
用户名/手机号/邮箱
登录密码
记住登录
找回密码
|
免密登录
登录
注册
已有账号,立即登录
设置用户名
手机号或邮箱
验证码
发送验证码
设置密码
重复密码
注册
注册即表示同意
用户协议
、
隐私声明
欢迎光临!
ChipDebug入站需知
本站无广告也无付费项目,如发现帐号发垃圾帖或评论的一律封号!
ChipDebug是一个芯片开发调试分享网站
欢迎您的到来!如果您没有帐户请先点击下方按钮进行
注册
登录
注册
找回密码
积分规则