首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
发布
开通会员
开通黄金会员
全站资源约8折购买
部分内容免费阅读
VIP用户专属版块
开通黄金会员
开通钻石会员
全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导
开通钻石会员
开通会员 尊享会员权益
登录
注册
找回密码
首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
开通会员 尊享会员权益
登录
注册
找回密码
分享
FPGA CPLD
Xilinx-AMD
帖子 1.1W+
互动 420
关注 120
赛灵思是FPGA、可编程SoC及ACAP的发明者, 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持,可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
超级版主
发布
全部
最新发布
最新回复
热门
精华
xilinx_wiki
CPLD XC9500/XL JTAG-测试访问端口(TAP)定时特性是什么?
xilinx_wiki
7年前发布
3
0
0
xilinx_wiki
4.1i内核生成器-运行Verilog行为仿真可能需要很长时间,因为核心CYRGEFDFDV30.0采用了低效的编码方式。
xilinx_wiki
7年前发布
4
0
0
xilinx_wiki
3.1i,ViTEX II -实例化OBUFDSHL LVPECLY33在Xilinx工具中不起作用
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
LogICOR直接数字综合(DDS)V3.0-“Sim有一个问题,实现选择核心。不会生成实现网表。
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
DSP的系统生成器——在哪里可以找到系统生成器的例子和教程?
xilinx_wiki
7年前发布
4
0
0
xilinx_wiki
CPLD WebP包装XPLAfitter-不正确的优化导致裁剪输入和不当的器件行为。
xilinx_wiki
7年前发布
5
0
0
xilinx_wiki
3.1i ViTEX II PAR -路由器在“改进时机”阶段崩溃。
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
CPLD XC9500 XL/XV-JTAG,VCC或VCCIO控制TDO电压摆幅吗?
xilinx_wiki
7年前发布
3
0
0
xilinx_wiki
3.1i核心生成器-批处理模式“SET”命令是大小写敏感的
xilinx_wiki
7年前发布
5
0
0
xilinx_wiki
AFX原型板——我在哪里可以找到我的电路板的示意图?
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
11.1 VIETEX II映射-“错误:包:12——组件上的(位置)的RoC值创建一个太大的宏”
xilinx_wiki
7年前发布
5
0
0
xilinx_wiki
我能在哪里找到关于ILL、PAVE和其他相关产品的信息?
xilinx_wiki
7年前发布
4
0
0
xilinx_wiki
VIETEX I/-II PRO – VCUAX电源引脚的目的是什么?
xilinx_wiki
7年前发布
3
0
0
xilinx_wiki
6.2用于DSP的系统产生器-使用预加载函数来指定滤波器系数、初始值和模型参数
xilinx_wiki
7年前发布
5
0
0
xilinx_wiki
基础IS3.3.1SP6:HDL转换器:即使在属性中选择VHDL,也可以将文件转换为Verilog
xilinx_wiki
7年前发布
7
0
0
xilinx_wiki
4.2i核心生成器/乘法器/Verilog XL -“警告:部分选择超出范围……”
xilinx_wiki
7年前发布
5
0
0
xilinx_wiki
WebPoultW3.2-“这是一个IC设计项目,不受ISE安装的支持。确保正确安装了正确的软件……
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
LogICOR 1024 PT FFT V1.0-文档(数据表)不正确地指定用于DMS的Weixx。
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
核心生成器-使用长路径名使用“TAR”和GNU“TAR”安装IP更新的问题
xilinx_wiki
7年前发布
15
0
0
xilinx_wiki
5.1i核心生成器-乘法器V3L0 VHDL行为模型(MultTyGNEV3O0.VHD)在NC-VHDL或其他仿真器使用时不编译
xilinx_wiki
7年前发布
3
0
0
xilinx_wiki
3.1i安装-安装SMTAN2E器件,但不能实现它们——在SabAN2E目录中没有数据文件
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
3.1i JTAGProgrammer——当为CoolRunner器件解析BSDL文件时报告一个“语法错误”
xilinx_wiki
7年前发布
3
0
0
xilinx_wiki
LogICOR快速傅立叶变换(FFT)V3.1-我不能找到Ferilog行为仿真模式的FFT。当执行Verilog行为仿真时发生错误:“错误:(VSIM—3033)…找不到设计单元
xilinx_wiki
7年前发布
4
0
0
xilinx_wiki
3.1i ViTEX II PAR路由器无法用单个TBUF驱动程序路由TBUF网。
xilinx_wiki
7年前发布
5
0
0
xilinx_wiki
DSP的系统生成器-我怎么知道安装了哪个版本?
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
4.1i核心生成器异步异步FIFO:核心生成器查看器报告不正确的利用数
xilinx_wiki
7年前发布
4
0
0
xilinx_wiki
DSP Reed-Solomon – XILNIX RS编码器/解码器可以有一系列码字长度吗?
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
3.1i核心生成器-乘法器V2.0- GUI显示不正确的输出延迟
xilinx_wiki
7年前发布
3
0
0
xilinx_wiki
1.0.1用于DSP的系统生成器——“S函数用XLFIR报告的块II-内插2Y-COFEffice小数”
xilinx_wiki
7年前发布
3
0
0
xilinx_wiki
在R12中生成的DSP -系统生成器/ MATLAB设计的系统生成器不能移植到R11环境中
xilinx_wiki
7年前发布
2
0
0
上一页
1
…
223
224
225
226
227
…
368
下一页
跳转
120人已关注
分享
Xilinx-AMD
赛灵思是FPGA、可编程SoC及ACAP的发明者, 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持,可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
发布
关注
帖子
1.1W+
互动
420
阅读
24.7W+
搜索
开启精彩搜索
最新的帖子
在手机上浏览此页面
登录
没有账号?立即注册
邮箱
验证码
发送验证码
记住登录
账号密码登录
登录
用户名/手机号/邮箱
登录密码
记住登录
找回密码
|
免密登录
登录
注册
已有账号,立即登录
设置用户名
手机号或邮箱
验证码
发送验证码
设置密码
重复密码
注册
注册即表示同意
用户协议
、
隐私声明
欢迎光临!
ChipDebug入站需知
本站无广告也无付费项目,如发现帐号发垃圾帖或评论的一律封号!
ChipDebug是一个芯片开发调试分享网站
欢迎您的到来!如果您没有帐户请先点击下方按钮进行
注册
登录
注册
找回密码
积分规则