首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
发布
开通会员
开通黄金会员
全站资源约8折购买
部分内容免费阅读
VIP用户专属版块
开通黄金会员
开通钻石会员
全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导
开通钻石会员
开通会员 尊享会员权益
登录
注册
找回密码
首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
开通会员 尊享会员权益
登录
注册
找回密码
分享
FPGA CPLD
Xilinx-AMD
帖子 1.1W+
互动 380
关注 109
赛灵思是FPGA、可编程SoC及ACAP的发明者, 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持,可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
超级版主
发布
全部
最新发布
最新回复
热门
精华
xilinx_wiki
3.3i基础ISE项目进口商-包含类似总线和PIN名称的示意图导致综合错误
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
12.1时序-外部设置和保持时间如何计算?
1
xilinx_wiki
6年前发布
2
0
0
xilinx_wiki
3.5 FPGAExpress-我如何实现在4000 FPGA /Spartan家庭的FPGA快车读回块?
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
3.1SP6 ViTex/Sptri II映射-仅在PC上无关包装时崩溃。
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
3.1i安装-在Pentium 4 PC上,安装以“java. EXE错误C0000”5或“SimCjIt.DLL错误”崩溃。/只有“SETXYV.BAT”被传送到Xilinx目录。
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
ISE安装–VISTEX-4和VITEX-5器件的IS-RAM内存要求是什么?
xilinx_wiki
6年前发布
2
0
0
xilinx_wiki
3.5 FPGAExpress- FPGAExpress没有正确地实施SRL16。
xilinx_wiki
6年前发布
10
0
0
xilinx_wiki
SimPrime,时序仿真-什么是“$宽度”违规,我如何修复它?(VHDL,Verilog)
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
FPGA编译器II重新定时(寄存器平衡)似乎没有任何改进。
xilinx_wiki
6年前发布
4
0
0
xilinx_wiki
3.1i安装- Service PACK 6在安装ALDEC更新时冻结或挂起。
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
4.1i CPLD HPROF6-程序在JEDEC文件创建期间挂起
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
3.1I核心生成器-分布式内存V3.0数据表引用未包含的数字。
xilinx_wiki
6年前发布
4
0
0
xilinx_wiki
3.1ISP5 TrCE-TrCE在试图查看无约束路径时与Dr.Watson错误一起崩溃
xilinx_wiki
6年前发布
2
0
0
xilinx_wiki
MimSimultXilinx版(MXE)-我如何获得MXE的最新预编译库?
xilinx_wiki
6年前发布
2
0
0
xilinx_wiki
10.1平面规划-“错误:制图员:13 -未知的MCF操作”BUFG“在线路中指定……”
xilinx_wiki
6年前发布
4
0
0
xilinx_wiki
4.2i基础——在EDIF2NGD期间如何翻译符号和PIN名称并避免Xilinx原语的默认用法?
xilinx_wiki
6年前发布
8
0
0
xilinx_wiki
3.1i SP6- 3.1I Service PACK 6更新
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
3.1i安装-联盟,UNIX;“错误:继续使用这个服务包将无效当前ViTeX II软件流……”
xilinx_wiki
6年前发布
2
0
0
xilinx_wiki
**过时的**范围分析器- ChIPVISH波形窗口不能正确显示最后一个样本
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
FISE 3.1 -ABEL-XST流程可能为双向引脚创建错误的逻辑。
xilinx_wiki
6年前发布
3
0
0
xilinx_wiki
3.5 FPGAExpress-什么是新的Express3.5?
xilinx_wiki
6年前发布
3
0
0
xilinx_wiki
12.1定时-时序报告的数据表部分不显示所有路径
xilinx_wiki
6年前发布
1
0
0
xilinx_wiki
3.1I-病毒报告-AVX病毒检测报告\xILinx\SpAsTxL\Data SpTRAXL.ACD感染NATAS:4746病毒
xilinx_wiki
6年前发布
4
0
0
xilinx_wiki
4.1IXST-“FATALHOLLATE:XST:Struut.C:522: 1.19 -数据损坏(StrucTraceXtoStpx)-负索引进程将终止”
xilinx_wiki
6年前发布
4
0
0
xilinx_wiki
3.1i CPLD芯片浏览器瞄准XC9588XL—6器件时的“尺寸调整布局”
xilinx_wiki
6年前发布
8
0
0
xilinx_wiki
HDL BeNCHER -如何添加额外的时钟周期到波窗口?
xilinx_wiki
6年前发布
2
0
0
xilinx_wiki
3.1i CPLD HPREX-XC9500器件运行不匹配仿真
xilinx_wiki
6年前发布
2
0
0
xilinx_wiki
3.1i ViTEX-E速度文件-影响时钟歪斜的速度建模问题已被固定。
xilinx_wiki
6年前发布
2
0
0
xilinx_wiki
3.1i ViTEX-E速度文件-为ViTEX-E全球时钟增加了新的速度模型。
xilinx_wiki
6年前发布
2
0
0
xilinx_wiki
3.1i ngdBug,示例-“错误:ngdBuff:432 -逻辑块”TimeGeReFixNist/IX11“类型为“false”(或‘TIL’或‘DFFRS’’)未展开。
xilinx_wiki
6年前发布
6
0
0
上一页
1
…
231
232
233
234
235
…
368
下一页
跳转
109人已关注
分享
Xilinx-AMD
赛灵思是FPGA、可编程SoC及ACAP的发明者, 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持,可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
发布
关注
帖子
1.1W+
互动
380
阅读
22.5W+
搜索
开启精彩搜索
最新的帖子
在手机上浏览此页面
登录
没有账号?立即注册
邮箱
验证码
发送验证码
记住登录
账号密码登录
登录
用户名/手机号/邮箱
登录密码
记住登录
找回密码
|
免密登录
登录
注册
已有账号,立即登录
设置用户名
手机号或邮箱
验证码
发送验证码
设置密码
重复密码
注册
注册即表示同意
用户协议
、
隐私声明
欢迎光临!
ChipDebug入站需知
本站无广告也无付费项目,如发现帐号发垃圾帖或评论的一律封号!
ChipDebug是一个芯片开发调试分享网站
欢迎您的到来!如果您没有帐户请先点击下方按钮进行
注册
登录
注册
找回密码
积分规则