首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
发布
开通会员
开通黄金会员
全站资源约8折购买
部分内容免费阅读
VIP用户专属版块
开通黄金会员
开通钻石会员
全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导
开通钻石会员
开通会员 尊享会员权益
登录
注册
找回密码
首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
开通会员 尊享会员权益
登录
注册
找回密码
分享
FPGA CPLD
Xilinx-AMD
帖子 1.1W+
互动 417
关注 118
赛灵思是FPGA、可编程SoC及ACAP的发明者, 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持,可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
超级版主
发布
全部
最新发布
最新回复
热门
精华
xilinx_wiki
COREGEN 2.1I:ELAB2致命错误:AccCyFIFOVIV1V0.VHD:不匹配参数,QualtTySuthReg中的“qyOUT”
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
81i NGDBug——“FATALOLULL:可移植性:BasutFrase.C:112:1.4-堆栈损坏……”
xilinx_wiki
7年前发布
4
0
0
xilinx_wiki
MTI,VHDL,COREGEN,CYIP4:“γ警告(10):// XilinxCoreLib /VFFT64。VHD(7177):灵敏度列表中的重复信号。”
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
3.1COREGEN- VyTEX II支架
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
3.1i-ECS-如何执行COREGEN模块的功能仿真
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
10.1定时/约束-我不能对移位寄存器LUT施加偏移约束的周期约束
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
在不进行周期约束的情况下指定的时序分析器/约束偏移约束在高级分析过程中导致堆芯转储。
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
2.1i COREGEN,分布式内存:无法打开文件进行内存初始化:MIF文件-基数错误:
xilinx_wiki
7年前发布
7
0
0
xilinx_wiki
CPLD -在什么条件下,典型的ICC与频率图确定?
xilinx_wiki
7年前发布
3
0
0
xilinx_wiki
4.1i约束编辑器-当我选择帮助按钮时,出现一个“尚未实现”的消息
xilinx_wiki
7年前发布
4
0
0
xilinx_wiki
2.1i COREGEN C.AuthBierayV1.00.Verilog行为模型在达到计数值时没有正确响应时钟使能
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
3.1I NGANNONO – FATALL错误:NGD:PhysOnly。C:423:1.11
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
2.1i核心生成器-不能定位“VixTeX块内存核”的“MeMyInItIfFielyPo.VHD88”和“.PoC.VHD96”。
xilinx_wiki
7年前发布
4
0
0
xilinx_wiki
5.1i xST -xST是推断块RAM,即使RAMMY样式设置为“分布式”。
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
F2.1I/A2.1i日文版本:ViTeX:Manager Manager >配置选项设置TDI,TDO可以同时选择浮标和上拉。
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
*ObSeleT*2.1i JTAGProgrammer-SpartanII家庭的器件支持。
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
* ObSeleT*2.1i JTAGProgrammer- XC1801器件支持。
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
3.1i XST——ILA核心和StutupVixTeX块没有出现在网表中。
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
CPLD——如何使用ABEL、Verilog或VHDL实现CPLD的锁存器?
xilinx_wiki
7年前发布
86
0
0
xilinx_wiki
FPGAExpress-有没有办法在全球禁用移位寄存器LUT(SRL)优化?
xilinx_wiki
7年前发布
6
0
0
xilinx_wiki
PROM XC18V00——XC1800和XC18V00有什么区别?
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
4.1i VIETEX映射优化的XORCYS使得进位链难以路由。
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
2.1i XC9500系列HITOP——Watson在时序优化中的内部错误
xilinx_wiki
7年前发布
4
0
0
xilinx_wiki
3.1i COREGEN——当启动XCO时,一些XCO参数设置可能不会加载到核心定制GUI中
xilinx_wiki
7年前发布
5
0
0
xilinx_wiki
2.1IXC9500系列TSIT-增加TPTA2定时值
xilinx_wiki
7年前发布
3
0
0
xilinx_wiki
3.1IXST警告:(DMYYO2525)。未知属性“再综合”。忽略。
xilinx_wiki
7年前发布
0
0
0
xilinx_wiki
3.1IXST警告:(DMYYO2525)。未知属性“Max FunOUT”。忽略。
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
LogICOR-PCI配置和下载:下载状态对话框随即出现,然后消失。没有提供文件下载。
xilinx_wiki
7年前发布
5
0
0
xilinx_wiki
FPGAExpress-“错误:OLDMAP:56 – LOC约束”
(IOB位置)对于符号无效
“
xilinx_wiki
7年前发布
3
0
0
xilinx_wiki
2.1i ngdBudio-错误:NGDHelp: 33 -无效的UCF/NCF文件输入值“{”在第1行上被检测到
xilinx_wiki
7年前发布
1
0
0
上一页
1
…
257
258
259
260
261
…
368
下一页
跳转
118人已关注
分享
Xilinx-AMD
赛灵思是FPGA、可编程SoC及ACAP的发明者, 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持,可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
发布
关注
帖子
1.1W+
互动
417
阅读
24.7W+
搜索
开启精彩搜索
最新的帖子
在手机上浏览此页面
登录
没有账号?立即注册
邮箱
验证码
发送验证码
记住登录
账号密码登录
登录
用户名/手机号/邮箱
登录密码
记住登录
找回密码
|
免密登录
登录
注册
已有账号,立即登录
设置用户名
手机号或邮箱
验证码
发送验证码
设置密码
重复密码
注册
注册即表示同意
用户协议
、
隐私声明
欢迎光临!
ChipDebug入站需知
本站无广告也无付费项目,如发现帐号发垃圾帖或评论的一律封号!
ChipDebug是一个芯片开发调试分享网站
欢迎您的到来!如果您没有帐户请先点击下方按钮进行
注册
登录
注册
找回密码
积分规则