首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
发布
开通会员
开通黄金会员
全站资源约8折购买
部分内容免费阅读
VIP用户专属版块
开通黄金会员
开通钻石会员
全站资源约6折购买
部分内容免费阅读
VIP用户专属版块
一对一技术指导
开通钻石会员
开通会员 尊享会员权益
登录
注册
找回密码
首页
交流分享
积分规则
创作分成
隐私政策
免责声明
电子工程师在线工具
New
开通会员 尊享会员权益
登录
注册
找回密码
分享
FPGA CPLD
Xilinx-AMD
帖子 1.1W+
互动 416
关注 118
赛灵思是FPGA、可编程SoC及ACAP的发明者, 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持,可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
超级版主
发布
全部
最新发布
最新回复
热门
精华
xilinx_wiki
5.1i核心生成器,VANTAGE,VHDL -“错误:配置”CFGYBEH“不能创建,因为库已经具有同名的配置。(UTIL/LBR/58)
xilinx_wiki
7年前发布
6
0
0
xilinx_wiki
2.1i安装:Service PACK 2:.exe执行文件被删除,Service PACK 2。
xilinx_wiki
7年前发布
4
0
0
xilinx_wiki
VIETEX I/O用户可以指定未使用的引脚可以绑定高、低或左浮动。
xilinx_wiki
7年前发布
6
0
0
xilinx_wiki
基础2.1I+SP2:如何在基础示意图中实例化LVDS I/O
xilinx_wiki
7年前发布
8
0
0
xilinx_wiki
示例列奥纳多谱:在XCEL 32中推断BROLAM RAM的频谱不正确
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
如何在HDL中推断VIETEX块RAM?(Verilog/VHDL)
xilinx_wiki
7年前发布
5
0
0
xilinx_wiki
2.1i COREGEN,CYIP3,分布式内存:定制GUI不指示合法数据宽度和深度范围是什么
xilinx_wiki
7年前发布
4
0
0
xilinx_wiki
FPGA配置——长度计数真的有什么意义?看来LC实际上比总比特流少七位。为什么?
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
FPGA编辑器2.1i:当路由探针,它似乎冻结,而不是响应,需要很长时间
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
2.1I COREGEN:在VHDL行为仿真/模型中写入VITEX块RAM的错误数据在地址和数据线上有错误的时序
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
2.1i COREGEN:后台空间/删除键在Solaris 5.6的模块定制GUI文本框中不起作用
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
2.1i COREGEN,CYIP3:MAP:“错误:XVKPU -不能遵守设计约束”/分布式内存核可能在映射中失败
xilinx_wiki
7年前发布
5
0
0
xilinx_wiki
4.1I 4000 MAP MAP不支持使用三个外部输入到HLUT。
xilinx_wiki
7年前发布
4
0
0
xilinx_wiki
JTAG-是否有一种方法可以在ViTex/SpTaNII器件中实例化用户标识JTAG值?
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
2.1i基础:错误:NGDBug:335行编号1:使用SpartanII时的语法错误
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
2.1i Service PACK 2 Solaris安装:无法在@公司定位EV.PM。
xilinx_wiki
7年前发布
3
0
0
xilinx_wiki
2.1i COREGEN,CYIP3:在计数器HDL行为模型中的错误时,选择变量和计数值=“max”被选中
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
2.1i COREGEN,CYIP3:CYIP3 IP更新中的已知问题
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
VITEX-5/SPARTAN-3/E配置-我如何知道一个器件是否同步(即,如果同步字被加载)?
xilinx_wiki
7年前发布
6
0
0
xilinx_wiki
2.1ICOREGEN:基础:错误:\PATH
PDF不存在或不可读
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
XPLA专业文档:XCR5128(Quad平板包128)引脚说明在XPLA专业用户手册中是不正确的。
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
F2.1IXabel-内部错误0001:文件“Z:\LB\tSOKIT\tSOCELL \ TSOOSIG.C”中的行359中的断言事件
xilinx_wiki
7年前发布
3
0
0
xilinx_wiki
2.1i NGDBug:警告:NGDHELPES:359 -输入垫网“UY-TXCK”驱动一个或多个时钟
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
2.1i COREGEN,块RAM:“错误:无法打开文件用于内存初始化:MIF文件-二进制错误XX”
xilinx_wiki
7年前发布
3
0
0
xilinx_wiki
2.1i COREGEN内核生成器可以挂起启动,如果对应于已知项目的目录被删除。
xilinx_wiki
7年前发布
3
0
0
xilinx_wiki
12.1个时序约束——我如何指定一个内部分割/倍增时钟的CcLogiToOxOut/CordLytoToad Pad约束?
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
4.1i核心生成器——“错误:重复的核心资源”
xilinx_wiki
7年前发布
2
0
0
xilinx_wiki
2.1I CereGerververog,VHDL:如何提取核心生成器Verilog和VHDL行为仿真模型
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
2.1i基础时序仿真器——“在设计中加载时看到的“零点或溢出”错误)。
xilinx_wiki
7年前发布
1
0
0
xilinx_wiki
CPLD -酷酷II/XPLA3或XC9500/XL/XV演示板可用吗?
xilinx_wiki
7年前发布
1
0
0
上一页
1
…
268
269
270
271
272
…
368
下一页
跳转
118人已关注
分享
Xilinx-AMD
赛灵思是FPGA、可编程SoC及ACAP的发明者, 其高度灵活的可编程芯片由一系列先进的软件和工具提供支持,可推动跨行业和多种技术的快速创新- 从消费电子类到汽车类再到云端。
发布
关注
帖子
1.1W+
互动
416
阅读
24.6W+
搜索
开启精彩搜索
最新的帖子
在手机上浏览此页面
登录
没有账号?立即注册
邮箱
验证码
发送验证码
记住登录
账号密码登录
登录
用户名/手机号/邮箱
登录密码
记住登录
找回密码
|
免密登录
登录
注册
已有账号,立即登录
设置用户名
手机号或邮箱
验证码
发送验证码
设置密码
重复密码
注册
注册即表示同意
用户协议
、
隐私声明
欢迎光临!
ChipDebug入站需知
本站无广告也无付费项目,如发现帐号发垃圾帖或评论的一律封号!
ChipDebug是一个芯片开发调试分享网站
欢迎您的到来!如果您没有帐户请先点击下方按钮进行
注册
登录
注册
找回密码
积分规则