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Lattice-莱迪斯-ChipDebug

Lattice-莱迪斯

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莱迪思半导体公司是美国的一家半导体公司，专门从事低功耗，现场可编程门阵列的设计和制造。

Lattice-莱迪斯-ChipDebug

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8年前发布9次阅读

如何为GAL设备分配引脚？

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8年前发布53次阅读

如何使Synplify推断寄存器而不是RAM？

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8年前发布213次阅读

如何使用Synplify PRO在项目中查看RTL的原理图表示？

要在ispLEVER中查看项目中RTL的原理图表示，请执行以下操作：
做一个BUILD DATABASE
选择TOOLS，SYNPLIFY PRO SYNTHESIS
选择HDL-Analyst

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8年前发布24次阅读

我在哪里可以找到编码示例？

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8年前发布291次阅读

LATTICE FPGA器件未使用的I/O引脚需要接地吗？

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8年前发布29次阅读

为什么我的Aldec模拟器启动缓慢？

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8年前发布20次阅读

Turbo模式可以与后台编程或TransFER一起使用吗？

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8年前发布35次阅读

如何为VME文件创建最小的文件大小？

出于文件存储的原因，拥有尽可能小的VME（ispVM Embedded）文件有时是有利的。用于VME生成的ispVM工具有几个选项可帮助减小文件大小。
Compress VME选项将压缩文件中的重复数据，而Compact VME选项使用Lattice专有命令使命令集更小。同时使用这两个选项将提供...

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8年前发布70次阅读

如果我需要修改我以前的设计，我怎么才能在ISPLIVER中找到ISPLS2000设备呢？

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8年前发布100次阅读

如何在Lattice Diamond软件中运行模拟？

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8年前发布25次阅读

SerDes可以在全数据速率模式下运行，也可以在半数据速率模式下运行，两者之间的区别是什么？

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8年前发布22次阅读

SERDES可以使用不同的配置和不同的参考时钟频率来支持相同的数据速率吗？

是。这里我们以300Mbps为例。当处于10位仅SERDES模式时，参考时钟频率（Fref）可以是30MHz或60MHz，以支持300Mbps数据速率。以下任何配置设置均可用于支持300Mbps数据速率。
Fref = 30MHz，参考时钟倍频= 10X。（基于四方协议模式）
Fref = 60MHz，参考时钟...

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8年前发布101次阅读

如何在Diamond中设置我最喜欢的合成和模拟工具？

Diamond工具与Synopsys的Synplify Pro综合工具（Lattice Device版本）和Aldec的Active-HDL（莱迪思版）仿真环境一起提供。
除了这些捆绑工具，Diamond还支持其他综合和仿真环境。 Diamond能够支持以下版本的综合和仿真环境。将它们集成到Diamond中后，您可以...

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8年前发布9次阅读

为什么SyPrimePro的格子版本不允许我从命令行运行SypIFIF.EXE或SyPLIFYYPRO.EXE程序？

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8年前发布25次阅读

什么软件可以编程（或下载）到iSPCOLK设备？

有几种不同的方法来编程ispCLOCK系列的设备。PAC设计器有一个图标从主屏幕上编程。这既支持USB端口电缆又支持并行端口电缆。PAC设计器中的菜单设置了电缆选项。其他编程选项包括ISPVM、嵌入的ISPVM、ATE测试程序，以及像HP、GeRad等的品牌ATE测试程序。PAC设...

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等级-LV1-ChipDebug

8年前发布115次阅读

JTAG信号需要什么类型的上拉？

对于任何单器件JTAG编程或多器件JTAG链，ispCLOCK器件应使用以下电阻。
每个使用4.7k欧姆电阻：
TCK =下拉
TMS =上拉

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8年前发布23次阅读

如果在LOCK信号变为高电平/有效之后PLL失锁，LOCK信号是否变为低电平表示PLL已失锁？

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等级-LV1-ChipDebug

8年前发布22次阅读

Power Manager数据表仅列出输出低电压值，最大值为20mA。 5mA的电平是多少？

由于输出I / V曲线不在数据表中，我们可以查看IBIS模型中的下拉曲线。通过查看IBIS查看器程序中的曲线或通过插值表格数据，可以显示在5mA时输出低值（Vol）将为50mV。该IBIS预测用于硅管芯级的单个有源输出。。如果多个输出正在主动吸收20mA，则接地路径中将...

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等级-LV1-ChipDebug

8年前发布26次阅读

当我测量电源管理器HVOUT引脚时，电压很低。为什么？

很可能是示波器探头或电压表具有太低的阻抗并且正在降低电压。当HVOUT被编程为源为12 uA且示波器探头为100k对地时，欧姆定律告诉我们I X R = V = 1.2V。。即使HVOUT电压设置为10V或12V，电流源也会根据负载阻抗降低其电压。

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8年前发布55次阅读

学习如何使用莱迪思的PAC-Designer的最佳方法是什么？

学习Pac-Designer的最佳方法是阅读“使用PAC-Designer设计Power Manager II”（PDT01.pdf），这是一个教程（链接如下）。本教程从头到尾使用POWR1220AT8作为设计实例。 PAC-Designer也有帮助文件，可以回答有关VMON输入，LogiBuilder和HVOUT输出的一些基本问...

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等级-LV1-ChipDebug

8年前发布20次阅读

Power Manager I2C端口是否实现时钟延长？

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8年前发布18次阅读

POWR1220AT8中的GP_OUTPUT I2C寄存器用于什么？

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8年前发布41次阅读

如果我将POWR1220AT8 Trim-DAC输出连接到反馈节点，是否会导致DC-DC转换器变得不稳定？

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8年前发布13次阅读

Power Manager设备中的断电检测有何意义？

断电检测（VMON设置为75mV）用于在重新启动重启序列之前检测电源（或一组电源）何时完全放电。许多设备要求电源完全
离
在施加电力之前。断电检测功能可以检测电源何时放电到安全水平。为了使用这个功能，逻辑被否定了
PAC-Designer LogiBuilde

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等级-LV1-ChipDebug

8年前发布48次阅读

SerDes TX PLL需要多长时间才能锁定？

对于LatticeECP2M和LatticeECP3，SerDes TX PLL锁定时间取决于PLL_LOL_SET的值和TX参考时钟（REFCLK）的质量。假设REFCLK稳定，下面给出的时间是从Quad Reset的释放开始测量的。
PLL_LOL_SET =“00”需要140万单位间隔（UI）
448us @ 3.125Gbps
560us @ 2.5Gp...

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8年前发布15次阅读

如何在ispClock 5400D器件中使用低成本CMOS振荡器？

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8年前发布31次阅读

我应该何时绕过ispClock5620A或ispClock5610A中的M＆N？为什么？

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8年前发布37次阅读

为什么某些ispClock5600A输出偶尔与参考输入时钟相差180度？

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8年前发布25次阅读

为什么PAC-Designer不显示PLL旁路模式的频率？

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8年前发布37次阅读

What do I do with VCCIBx connection of the SERDES channel in TX only mode?

在IPexpress GUI中选择仅TX模式时，通道布局工具将关闭通道的Rx逻辑。在这种情况下，信道的VCCIBx可以保持浮动。

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