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FPGA常见问题-ChipDebug

FPGA常见问题

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FPGA常见问题，如仿真，时序，设计思路等。

FPGA常见问题-ChipDebug

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等级-LV1-ChipDebug

1年前更新57次阅读

提问关于350MHz高速ADC采样异常的问题。

做了一个基于FPGA高速ADC采集的设计，其中ADC使用的是AD9434-500这个片子，FPGA使用的是XC7A100T-2FGG484I。ADC使用的时钟源是35...

关于350MHz高速ADC采样异常的问题。-ChipDebug

关于350MHz高速ADC采样异常的问题。-ChipDebug

关于350MHz高速ADC采样异常的问题。-ChipDebug

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等级-LV2-ChipDebug

7年前发布57次阅读

复位过程中会出现数据通道错乱现象，增加reveal采数据后又正常，请问怎么解决？

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dream_and _action

等级-LV1-ChipDebug

4年前发布57次阅读

大家好，请教下V-by-one数据提取，数据提取顺序是这样的吗

assign p0 = {vborx_dat_1[287:280],vborx_dat_1[303:296],vborx_dat_1[295:288]};assign p1 = {vborx_dat_1[247:240],vborx_dat_1[263:256],vborx_dat_1[255:248]};assign p2 = {vborx_dat_1[207:200],vborx_dat_1[223:216],vborx_dat_1[215:208]};assign p3...

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等级-LV1-ChipDebug

3年前发布56次阅读

读写SRAM 数据错误

我写了一个读写SRAM 发现资料读出来会错不晓是什问题

读写SRAM 数据错误-ChipDebug

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等级-LV1-ChipDebug

6年前发布55次阅读

请教ZYNQ的7020跑linux如何注册0-15中断？

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等级-LV1-ChipDebug

1年前发布55次阅读

RS232（RS485）串口的接收

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等级-LV1-ChipDebug

1年前发布54次阅读

提问这篇代码仿真32行报错，错误点在哪，给这篇代码加按键和数码管怎么加

module counter(DIN,CLK,CLR,ENABLE,UPCNTCTRL,DOWNCNTCTRL,COUT,R,P);input CLK,CLR,ENABLE,UPCNTCTRL,DOWNCNTCTRL;input [7:0]DIN;output [7:0]COUT;output R,P;reg [7:0]COUT;reg R,P;always @(posedge CLK or CLR or ENABLE)begin if(CLR)begin COUT=0;P=...

等级-LV3-ChipDebug

超级版主2

后面注意代码格式化输出才方便别人看，向别人提问时自己都不愿意花时间整理一下问题，别人又怎么会愿意花时间回答你的问题？

4

等级-LV2-ChipDebug

6年前发布54次阅读

有大神告知一下怎么在linux下调出来Candence吗？装上不知道怎么调出来了，执行什么命令啊

有大神告知一下怎么在linux下调出来Candence吗？装上不知道怎么调出来了，执行什么命令啊

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等级-LV1-ChipDebug

9个月前发布54次阅读

提问20个电源上电时序

假设我有20个电源，每个电源都有EN和PG引脚，最开始的1号电源EN默认为高电平，自动上电，剩下的每个电源都延时5ms根据前一级的PG信号依次上电，最后输出PG20=1代表上电结束，用状态机设计的思路，如果只有3个电源会变得简单，但是到20个之后，作为输入的EN信...

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等级-LV2-ChipDebug

2年前更新54次阅读

FPGA/IC优质开源项目（五）CPU

本期开源项目主要为一些处理器，里面有相当的项目代码值得参考。ZipCPUZip CPU 是一种体积小、重量轻的 RISC CPU,具体设计目标包括：32 位。所有寄存器、地址和指令的长度都是 32 位。虽然字节大小本身曾经是 32 位，但 CPU 现在像所有其他 CPU 一样处理 8 ...

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等级-LV1-ChipDebug

1年前更新54次阅读

FPGA ISP Bayer与常见颜色空间转换

前言FPGA实现ISP（Image Signal Processor）过程中，在图像接收、处理、传输过程中往往会接触到各种各样的图像格式，比如接收图...

FPGA ISP Bayer与常见颜色空间转换-ChipDebug

FPGA ISP Bayer与常见颜色空间转换-ChipDebug

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FPGA ISP Bayer与常见颜色空间转换-ChipDebug

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等级-LV2-ChipDebug

2年前更新53次阅读

串行外设接口SPI（一）

Serial Peripheral Interface （SPI）是主要应用在嵌入式系统中，用于短距离通信的同步串行通信接口规范。该接口是由摩托罗拉在...

串行外设接口SPI（一）-ChipDebug

串行外设接口SPI（一）-ChipDebug

串行外设接口SPI（一）-ChipDebug

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串行外设接口SPI（一）-ChipDebug

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等级-LV1-ChipDebug

2年前更新53次阅读

FPGA/IC优质网站以及开源仓库推荐

本期给大家带来一些优质网站和开源仓库，便于大家快速寻找到先要的资料。
代码怎么找？
Github
一些大厂的开源代码基本都在githu...

FPGA/IC优质网站以及开源仓库推荐-ChipDebug

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等级-LV3-ChipDebug

3年前发布53次阅读

再谈卷积神经网络中为什么会有矩阵乘法

在之前的文章中（卷积神经网络中为什么会有矩阵乘法？），我们提到的情形是只有一个通道的输入数据，相应的，也就只有一个与之对...

再谈卷积神经网络中为什么会有矩阵乘法-ChipDebug

再谈卷积神经网络中为什么会有矩阵乘法-ChipDebug

再谈卷积神经网络中为什么会有矩阵乘法-ChipDebug

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4年前发布53次阅读

求教如何用FPGA实现混沌相图

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等级-LV1-ChipDebug

4年前发布53次阅读

50m高频模拟开关推荐

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等级-LV1-ChipDebug

12个月前更新53次阅读

万字长文带你搞懂JTAG的门门道道

前言
JTGA这个东西IC和嵌入式靓仔们肯定是有用过的，但是对于JTAG内部的东西，以及实现如果不了解的，可以看看这篇文章。
之前和...

万字长文带你搞懂JTAG的门门道道-ChipDebug

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万字长文带你搞懂JTAG的门门道道-ChipDebug

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万字长文带你搞懂JTAG的门门道道-ChipDebug

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等级-LV1-ChipDebug

2年前更新53次阅读

Vivado修改IP源文件的注意事项

有些时候，根据设计需求可能会想要修改IP核生成的源文件（只能修改未加密文件），包括HDL文件和XDC约束文件。这种修改不能直接修...

Vivado修改IP源文件的注意事项-ChipDebug

Vivado修改IP源文件的注意事项-ChipDebug

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等级-LV1-ChipDebug

7个月前发布53次阅读

有偿求助解决一个fpga项目

本人小白研究生要做fpga，主要包括稳压信号的产生，信号的采集，a/d等方面，组内没人会，只能自学，有没有大佬有偿帮忙解决项目，可以加个联系方式先交流一下

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等级-LV2-ChipDebug

2年前更新52次阅读

High Speed Serdes 技术概述（二）

1.3 高速Serdes
高速串行器/解串器（HSS）设备是速度为2.5Gbps及以上的I/O接口的主要实现方式。这种设备与源同步接口的区别在于...

High Speed Serdes 技术概述（二）-ChipDebug

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High Speed Serdes 技术概述（二）-ChipDebug

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等级-LV1-ChipDebug

6年前发布51次阅读

ddr3控制器的动态ODT功能是什么意思？

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等级-LV3-ChipDebug

2年前更新51次阅读

SerDes扫盲

原文标题：理解SerDes，原文地址：http://blog.sina.com.cn/s/blog_aec06aac01013m5g.html
FPGA发展到今天，SerDes(Serializer-D...

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等级-LV2-ChipDebug

3年前发布51次阅读

[FPGA 实现及PCIe IP 核知识点] 什么是TX均衡系数？

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等级-LV1-ChipDebug

2个月前更新51次阅读

已解决请教新手学习FPGA的建议

第一次接触FPGA，目前老师要求我学习其中的2.3.4部分，1. 硬核与软核MCU搭建，要求：基于RiscV或Cortex-M1，外设UART，1G ETHERNET，SD存储卡，FIFO或内存控制器可以和PL逻辑部分交互数据。简单显示（可选LED灯，OLED屏，LED数码管）2. MCU操作系统加载和驱动...

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等级-LV2-ChipDebug

2年前更新51次阅读

关于VHDL和Verilog模块互相调用的问题

1、关于如何在VHDL模块调用一个Verilog模块
在VHDL模块声明一个要与调用的Verilog模块相同名称的元件（component），元件的名称...

关于VHDL和Verilog模块互相调用的问题-ChipDebug

关于VHDL和Verilog模块互相调用的问题-ChipDebug

关于VHDL和Verilog模块互相调用的问题-ChipDebug

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关于VHDL和Verilog模块互相调用的问题-ChipDebug

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等级-LV1-ChipDebug

3年前发布50次阅读

NIOS II 软核怎么控制FPGA芯片的引脚

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等级-LV2-ChipDebug

2年前更新50次阅读

【知识干货】The UVM Primer | 快速入门UVM 第二十三章 UVM Sequence

用于介绍UVM入门的最佳用书，形象介绍了UVM必要的组件，并结合简单的实验进行实现。非常基础，适合没有UVM基础的人快速入门从UVM...

【知识干货】The UVM Primer | 快速入门UVM 第二十三章 UVM Sequence-ChipDebug

【知识干货】The UVM Primer | 快速入门UVM 第二十三章 UVM Sequence-ChipDebug

【知识干货】The UVM Primer | 快速入门UVM 第二十三章 UVM Sequence-ChipDebug

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【知识干货】The UVM Primer | 快速入门UVM 第二十三章 UVM Sequence-ChipDebug

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等级-LV2-ChipDebug

2年前更新50次阅读

同步复位与异步复位设计技术

一、导言
在具体讨论同步复位和异步之前，我们先提出一些基本原则以及涉及到的问题，在系统中使用同步复位还是异步复位？他们各...

同步复位与异步复位设计技术-ChipDebug

同步复位与异步复位设计技术-ChipDebug

同步复位与异步复位设计技术-ChipDebug

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同步复位与异步复位设计技术-ChipDebug

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等级-LV1-ChipDebug

2年前更新50次阅读

FPGA布线拥塞主要原因及解决方法

在FPGA开发设计中，我们可能会经历由于资源占用过高的情况，例如BRAM、LUT和URAM等关键资源利用率达到或超过80%，此时出现时序违...

FPGA布线拥塞主要原因及解决方法-ChipDebug

FPGA布线拥塞主要原因及解决方法-ChipDebug

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FPGA布线拥塞主要原因及解决方法-ChipDebug

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等级-LV1-ChipDebug

7年前发布49次阅读

外部时钟不经过锁相环就不能直接用吗?

外部时钟不经过锁相环就不能直接用吗? 我调ddr时遇到这样的问题，直接报错。

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