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FPGA常见问题-ChipDebug

FPGA常见问题

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FPGA常见问题，如仿真，时序，设计思路等。

FPGA常见问题-ChipDebug

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等级-LV2-ChipDebug

5年前发布2358次阅读

精[FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding？

（本文将根据PCIe Spec Gen5 对Precoding模块进行功能验证）
从PCIe Gen5开始，标准引入了一项新的功能：Precoding。虽然标准本...

[FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding？-ChipDebug

[FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding？-ChipDebug

[FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding？-ChipDebug

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[FPGA 实现及PCIe IP 核知识点] PCIe为什么要增加Precoding？-ChipDebug

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等级-LV1-ChipDebug

3年前更新1456次阅读

VCS命令详解

前言：
本文一共接近一万四千字，适合作为vcs中文使用手册查询，希望能帮助到一些朋友。
VCS命令详解(一): 编译命令
-ams：允许在VCS两步模式下使用Verilog-AMS代码。 -ams_discipline <discipline_name>：在VCS两步模式下，指定VerilogAMS中的默认离...

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等级-LV4-ChipDebug

7年前发布1367次阅读

精FPGA verilog 有符号数和无符号数运算的位扩展

总述：
当所有操作数和结果数据位宽一样时，有符号数和无符号数所产生的运算电路是一样的。当所有操作数和结果数据位宽不一样时，无符号数进行0扩展，而有符号数进行符号扩展。注:在verilog中支持无符号数和有符号数混合使用，当表达式右侧所有数均为符号数时...

1

等级-LV4-ChipDebug

4年前更新1327次阅读

精FPGA实现基于LUT（查找表）的DDS的设计(含matlab和verilog源码)

基于LUT的DDS的设计DDS(Direct Digital Synthesis)直接数字频率合成技术由USA J.Tierncy首先提出。它是一种以数字信号处理理论为...

FPGA实现基于LUT（查找表）的DDS的设计(含matlab和verilog源码)-ChipDebug

FPGA实现基于LUT（查找表）的DDS的设计(含matlab和verilog源码)-ChipDebug

FPGA实现基于LUT（查找表）的DDS的设计(含matlab和verilog源码)-ChipDebug

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FPGA实现基于LUT（查找表）的DDS的设计(含matlab和verilog源码)-ChipDebug

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等级-LV2-ChipDebug

4年前更新1047次阅读

[FPGA 实现及PCIe IP 核知识点] NVMe 热插拔过程以及常见问题（二）

上篇文章咱们介绍了NVMe热插拔背景知识和常见的流程，下来介绍下最常见的NVMe热插入过程遇到的问题以及简单的识别方法。一、UEFI设置问题系统在启动过程中，UEFI初始化过程主要包含：正确的Root Port Bifurcation配置在对应Root Port分配下行Bus Number以及预...

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等级-LV1-ChipDebug

3年前更新962次阅读

vcs -fgp 仿真加速功能

加速原理正常仿真任务提交到机器上后，采用单核仿真。通过将线程与cpu多核进行绑定，设置亲和性affinity，来提高仿真速度。一般...

vcs -fgp 仿真加速功能-ChipDebug

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等级-LV2-ChipDebug

4年前更新923次阅读

如何通过makefile实现Vivado自动化编译

导言
今天主要介绍通过配置Cygwin（在win环境执行makefile）和Vscode中实现Vivado从建立工程，综合，实现，生成bit，下载等一系...

如何通过makefile实现Vivado自动化编译-ChipDebug

如何通过makefile实现Vivado自动化编译-ChipDebug

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等级-LV2-ChipDebug

3年前更新853次阅读

IP核讲解DMA/Bridge Subsystem for PCI Express（一）

一、基本介绍赛灵思7系列的FPGA都支持PCIe(Integrated Root Port and Endpoint)，Artix™-7支持Gen2x4的IP配置，Kintex™-7 和 V...

IP核讲解DMA/Bridge Subsystem for PCI Express（一）-ChipDebug

IP核讲解DMA/Bridge Subsystem for PCI Express（一）-ChipDebug

IP核讲解DMA/Bridge Subsystem for PCI Express（一）-ChipDebug

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等级-LV2-ChipDebug

7年前发布845次阅读

基于JESD204B的LMK04826时钟芯片开发笔记

第一章：LMK04826功能介绍LMK0482X系列是德州仪器推出的号称业界最高性能的时钟调节器芯片系列，该系列有3款芯片，分别为LMK0482...

基于JESD204B的LMK04826时钟芯片开发笔记-ChipDebug

基于JESD204B的LMK04826时钟芯片开发笔记-ChipDebug

基于JESD204B的LMK04826时钟芯片开发笔记-ChipDebug

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基于JESD204B的LMK04826时钟芯片开发笔记-ChipDebug

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等级-LV1-ChipDebug

4年前更新817次阅读

基于xilinx-IP的多通道FIR滤波器

前言
作为一个有一定工作经验（划水好多年）的FPGA工程师，很多模块都已经学习过或者使用过，但是如果让我重新实现，感觉又是一...

基于xilinx-IP的多通道FIR滤波器-ChipDebug

基于xilinx-IP的多通道FIR滤波器-ChipDebug

基于xilinx-IP的多通道FIR滤波器-ChipDebug

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基于xilinx-IP的多通道FIR滤波器-ChipDebug

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等级-LV2-ChipDebug

3年前更新803次阅读

GD32F470系列1：调用EXMC与FPGA通信实例

GD32F470系列1：调用EXMC与FPGA通信实例一、EXMC简介二、EXMC区域划分及region划分三、读写时序图 1.模式A读时序控制 2.模式A...

GD32F470系列1：调用EXMC与FPGA通信实例-ChipDebug

GD32F470系列1：调用EXMC与FPGA通信实例-ChipDebug

GD32F470系列1：调用EXMC与FPGA通信实例-ChipDebug

GD32F470系列1：调用EXMC与FPGA通信实例-ChipDebug

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等级-LV4-ChipDebug

4年前更新790次阅读

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE

TerosHDL（https://terostechnology.github.io/terosHDLdoc/about/about.html）的目标是为 HDL 开发人员提供一个开源 IDE，该 I...

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE-ChipDebug

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE-ChipDebug

FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE-ChipDebug

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FPGA/HDL 人员开发利器-TerosHDL，能自动生成RTL和状态机的开源 IDE-ChipDebug

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等级-LV2-ChipDebug

4年前更新746次阅读

开源PCIe核源代码

PCIe的IP核，给的是完整的工程，包含代码和例程（不是加密的那种IP），学习Verilog同学可以参考，下面内容机翻，我就不详细...

开源PCIe核源代码-ChipDebug

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等级-LV2-ChipDebug

3年前更新714次阅读

【计算机组织与体系结构及其FPGA实现】实验四：指令 CACHE 的设计与实现

系列文章目录
【计算机组织与体系结构】实验一：算术逻辑单元的实现
【计算机组织与体系结构】实验二：给定指令系统的处理器设计...

【计算机组织与体系结构及其FPGA实现】实验四：指令 CACHE 的设计与实现-ChipDebug

【计算机组织与体系结构及其FPGA实现】实验四：指令 CACHE 的设计与实现-ChipDebug

【计算机组织与体系结构及其FPGA实现】实验四：指令 CACHE 的设计与实现-ChipDebug

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【计算机组织与体系结构及其FPGA实现】实验四：指令 CACHE 的设计与实现-ChipDebug

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等级-LV1-ChipDebug

3年前更新697次阅读

VCS常用仿真选项开关及步骤总结

本文转自：https://blog.csdn.net/qq_41394155/article/details/81486760；作者：OnePlusZero1.VCS的仿真选项分编译（compile-time）选项和运行（run-time）选项1.1 VCS常用的编译选项-assert dumpoff | enable_diag | filter_past定义SystemVerilog断言（...

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等级-LV2-ChipDebug

4年前更新667次阅读

FPGA/IC优质开源项目（三）AXI

浠婂ぉ涓昏浠嬬粛AXI鐨勫紑婧愰」鐩?1Alexforencich鐨凙XI
浠嬬粛
涓昏鍖呭惈AXI-lite锛孉XI锛屽寘鍚玞rossbar浠ュ強interconnect绛夛紝瀹屾垚搴﹂潪甯搁珮锛岃瑷€涓篤erilog銆備富瑕佹枃浠朵互鍙婁粨搴撳湴鍧€濡備笅锛?rtl/arbiter.v聽聽聽聽聽聽聽...

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等级-LV2-ChipDebug

5年前发布661次阅读

[FPGA 实现及PCIe IP 核知识点] 手把手教你如何加扰数据（伪随机）

为什么PCIe数据要加扰？
既然是数据，就有可能是重复的数据，例如长时间传输某个数据，这个数据通过8b/10b转换得到PCIe链路上最...

[FPGA 实现及PCIe IP 核知识点] 手把手教你如何加扰数据（伪随机）-ChipDebug

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[FPGA 实现及PCIe IP 核知识点] 手把手教你如何加扰数据（伪随机）-ChipDebug

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[FPGA 实现及PCIe IP 核知识点] 手把手教你如何加扰数据（伪随机）-ChipDebug

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等级-LV4-ChipDebug

7年前发布642次阅读

verilog 独热码状态机

前言在查看ARM7TDMI源码的时候，我注意到他的内核ALU中的乘法器使用了一种不寻常的状态机，经过一番搜索终于确定了它就是独热码状态机。其实关于独热码状态机（one-hot state machine)念书的时候就有所了解，但是当时的了解仅限于一种状态机的编码方式，就跟...

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等级-LV1-ChipDebug

3年前更新635次阅读

Vivado里如何手动调整编译顺序

通常情况下，一旦创建好Vivado工程，添加了相应的RTL文件，Vivado会自动找到设计的顶层文件，正确地显示设计层次。在这个过程中...

Vivado里如何手动调整编译顺序-ChipDebug

Vivado里如何手动调整编译顺序-ChipDebug

Vivado里如何手动调整编译顺序-ChipDebug

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等级-LV4-ChipDebug

1年前更新590次阅读

Cordic算法FPGA实现距离计算distance=√(x^2+y^2 )(含python和verilog代码)

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等级-LV2-ChipDebug

3年前更新584次阅读

Synopsys验证VIP学习笔记（3）总线事务的配置和约束

在使用Synopsys AXI VIP时，需要配置一些信号的属性或定义一些信号的delay，通常可以直接在svt_axi_transaction类中控制。
AXI VIP中描述从事务数据的类是svt_axi_slave_transaction，从事务类提供了配置信号数据（如rresp[], bresp, data[]）和延迟（如bvali...

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等级-LV2-ChipDebug

3年前更新578次阅读

Synopsys验证VIP学习笔记（1）Memory模型用法

Synopsys的VIP(本文以AXI slave为例)提供了由svt_mem类表示的momory模型，在passive模式下其观测值与寄存器模型类似，会基于总线更新，在active模式下则由slave sequence更新。
在配置VIP时，首先要通过svt_axi_system_configuration::set_addr_range() 配置...

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等级-LV2-ChipDebug

5年前发布576次阅读

[FPGA 实现及PCIe IP 核知识点] 为什么Non-Posted请求必须接受被人插队？

（本文介绍了PCIe标准中Ordering的规则A3，A4，D3和D4，即Posted Request和Completion必须能够超越Non-Posted Request）
在阅读...

[FPGA 实现及PCIe IP 核知识点] 为什么Non-Posted请求必须接受被人插队？-ChipDebug

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等级-LV2-ChipDebug

4年前更新567次阅读

FPGA/IC优质开源项目（六）PCIe

LitePCIe
LitePCIe 提供小尺寸和可配置的 PCIe 内核。（非Verilog代码，是个库，想了解的可以稍微了解一下）
LitePCIe 是 LiteX 库的一部分，其目标是通过提供当今 SoC 中使用的组件（如以太网、SATA、PCIe、SDRAM 控制器...）
使用 Migen 描述 HDL 允许内核...

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等级-LV1-ChipDebug

4年前更新542次阅读

基于 FPGA 的模拟 I²C协议设计（附verilog代码）

导读
I²C（Inter-Integrated Circuit），其实是 I²C Bus简称，中文就是集成电路总线，它是一种串行通信总线，使用多主从架构，...

基于 FPGA 的模拟 I²C协议设计（附verilog代码）-ChipDebug

基于 FPGA 的模拟 I²C协议设计（附verilog代码）-ChipDebug

基于 FPGA 的模拟 I²C协议设计（附verilog代码）-ChipDebug

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基于 FPGA 的模拟 I²C协议设计（附verilog代码）-ChipDebug

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等级-LV2-ChipDebug

9年前发布540次阅读

always @(posedge clk or posedge clr);这个clk和clr是不是必须同步的上升沿信号？

always @(posedge clk or posedge clr);这个clk和clr是不是必须同步的上升沿信号？
为啥or呢？为了保证安全？
为啥不always @(posedge clk);或者干脆always @(posedge clr);
我是看了一个例子

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等级-LV1-ChipDebug

4年前更新522次阅读

FPGA学习-VHDL和Verilog中数组定义、初始化、赋值方法

VHDL和Verilog数组的定义、初始化、赋值的方法不只一种，以下是本人常用的方法，可能不是最方便的，但是比较好理解，...

FPGA学习-VHDL和Verilog中数组定义、初始化、赋值方法-ChipDebug

FPGA学习-VHDL和Verilog中数组定义、初始化、赋值方法-ChipDebug

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等级-LV1-ChipDebug

8年前发布485次阅读

INTEL FPGA Quartus “Critical Warning (10237)”错误怎么解决？

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等级-LV1-ChipDebug

3年前更新458次阅读

分享一份EDA虚拟机环境变量设置（仅供学习参考）

0.前言EDA环境变量的设置可以说是芯片验证工程师的一项基本功，环顾四周，发现身边依然有不少小伙伴对EDA环境变量的设置并不是很...

分享一份EDA虚拟机环境变量设置（仅供学习参考）-ChipDebug

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等级-LV1-ChipDebug

4年前更新450次阅读

FPGA学习-PL控制PS端DDR的设计

构建SoC系统，毕竟是需要实现PS和PL间的数据交互，而像上一讲那样PL主机与PL从机之间通过AXI4-Lite总线进行交互有点杀鸡用牛刀了...

FPGA学习-PL控制PS端DDR的设计-ChipDebug

FPGA学习-PL控制PS端DDR的设计-ChipDebug

FPGA学习-PL控制PS端DDR的设计-ChipDebug

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FPGA学习-PL控制PS端DDR的设计-ChipDebug

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